专利名称：一种像素阵列结构的制作方法
技术领域：
本发明涉及液晶面板的结构设计，尤其涉及该液晶面板的像素阵列结构的设计技 术。
背景技术：
在传统的主动矩阵型液晶显示器中，每个像素具有一薄膜晶体管，其栅极连接至 水平方向的扫描线，其源极连接至垂直方向的数据线，其漏极连接至像素电极。对于包含了 很多像素的像素阵列结构来说，在水平方向的同一条扫描线上，所有的薄膜晶体管的栅极 都连接在一起，所以施加电压是连动的，例如，在某一扫描线上施加足够大的正电压，则此 条扫描线上的所有薄膜晶体管都会被打开，并且该扫描线上的像素电极也会与垂直方向的 数据线电性连接，而经由数据线送入对应的图像信号，以将像素电极充电至适当的电压。接 着，施加足够大的负电压，扫描线上的所有薄膜晶体管关闭，直到下次再重新写入信号，其 间使电荷保存在液晶电容上。此时，再启动下一条水平扫描线，送入对应的图像信号，如此 依序将整个画面的图像信号数据写入，再重新从第一条扫描线重新写入。当前，在现有技术的一些液晶面板内部，于像素阵列结构中，将每个像素上的共通 电压在水平方向和竖直方向均勻分布(也称为Mesh-com设计)，例如，将一个像素上的共通 电压依次经由导通孔、金属层和ITO导电层以电性传导至相邻像素，作为该相邻像素的共 通电压。但是，由于导通孔的定位必须考虑诸如光阻涂布制程、曝光制程和显影制程的线宽 以及重叠度，因而导通孔的具体位置会对像素开口率造成严重损失，进而影响穿透率和增 加背光损耗。此外，导通孔与像素的栅极线之间的距离不能太过于接近，以免使共通电压与 栅极线之间出现误导通的现象。有鉴于此，在兼顾Mesh-com结构的同时，如何设计一种可提高像素开口率的像素 阵列结构，是业内技术人员亟待解决的一项课题。
发明内容
针对现有技术中液晶面板的像素阵列结构所存在的上述缺陷，本发明提供了一种 新型的像素阵列结构。依据本发明的一个方面，提供了一种像素阵列结构，包括导通孔，电性连接至一像素的共通电压；第一金属层，电性连接至所述像素的述共通电压；透明导电层，传导所述共通电压至与所述像素相邻的另一像素，作为所述另一像 素的共通电压；以及第二金属层，设置在所述第一金属层和所述导通孔之间，用于缩短所述导通孔与 所述像素的栅极线之间的间隔距离，从而增大像素开口率。较佳地，透明导电层可以为一铟锡氧化物(ITO)导电层或铟锌氧化物(IZO)导电层。
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较佳地，第二金属层是一虚拟电极(dummy electrode)。并且，所述虚拟电极上的 电位为一悬浮电压(floating voltage)。较佳地，当所述导通孔发生位移或者所述导通孔的尺寸规格改变时，所述第二金 属层还用于电性隔离所述共通电压与所述像素的栅极线。此外，所述导通孔的位置还取决 于所述像素阵列结构的光阻涂布制程、曝光制程和显影制程。较佳地，所述共通电压依次经由所述导通孔、所述第一金属层、所述透明导电层电 性传导至所述另一像素。较佳地，所述导通孔与所述像素的栅极线电性绝缘。采用本发明的像素阵列结构，通过在金属层与导通孔之间设置一虚拟电极来缩短 导通孔与像素的栅极线间的距离，进而降低网状共通电压这一结构对于像素开口率的损 失。此外，该虚拟电极还可避免导通孔在位移或者尺寸规格改变时栅极线与共通电压之间 发生误导通现象。
读者在参照附图阅读了本发明的具体实施方式
以后，将会更清楚地了解本发明的 各个方面。其中，图1说明了依据本发明的一优选实施例，像素阵列结构的部分组件的位置关系示 意图。
具体实施例方式下面参照附图，对本发明的具体实施方式
进行详细描述。如前所述，在现有的像素阵列结构的Mesh-com设计中，相邻的两像素间采用相同 的像素共通电压，并依次通过导通孔、金属层和ITO导电层进行电性传导。然而，导通孔所 在的具体位置往往可能造成像素开口率上的重大损失，因为导通孔与像素的栅极线之间的 间距既不能过大，也不能过小。进一步，两者间距过大，会减小像素开口率，间距过小又会导 致导通孔与栅极线之间出现误导通现象。为了解决这一问题，本发明提供了一种新的像素阵列结构。图1说明了依据本发 明的一优选实施例，像素阵列结构的部分组件的位置关系示意图。本领域的普通技术人员 应当理解，图1所示的各组件仅仅示意性地描述了在像素阵列结构的相邻两像素之间传导 或分享一共通电压时的位置关系说明图，并不意味着本发明的像素阵列结构没有包括其它 的常用组件，例如，薄膜晶体管。此外，图1的像素阵列结构主要适用于在水平方向和竖直 方向上均勻分布有共通电压的网状图形，在此一并予以指出。参照图1，像素阵列结构优选地至少包括导通孔100、第一金属层104、透明导电层 106和第二金属层102。其中，导通孔100和第一金属层104均电性连接至共通电压。例如， 透明导电层106可以是铟锡氧化物(ITO)导电层或铟锌氧化物(IZO)导电层。不难看出， 在上文中所描述的相关背景技术已多次提到，一像素的共通电压依次经由导通孔100、第一 金属层104和透明导电层106传导至与该像素相邻的另一像素，以作为该另一像素的共通 电压。但是，导通孔与像素之间的间距会很大程度上影响到像素开口率的大小。为此，本发 明的像素阵列结构还设置第二金属层102，位于第一金属层104和导通孔100之间。该第二金属层102的电性为一悬浮电压(floating voltage) 0在一实施例中，第二金属层102是 一虚拟电极。藉由导通孔100和第一金属层104之间的第二金属层102，当导通孔100发生位移 或者导通孔的尺寸规格改变时，第二金属层102可以电性隔离共通电压与像素的栅极线， 以避免像素的栅极线与导通孔发生误导通从而使像素的栅极线也呈现出共通电压。此外， 导通孔的位置还取决于像素阵列结构的光阻涂布制程、曝光制程和显影制程，故而第二金 属层102还可缩短导通孔100与像素的栅极线之间的间隔距离，以提升像素开口率。采用本发明的像素阵列结构，通过在金属层与导通孔之间设置一虚拟电极来缩短 导通孔与像素的栅极线间的距离，进而降低网状共通电压这一结构对于像素开口率的损 失。此外，该虚拟电极还可避免导通孔在位移或者尺寸规格改变时栅极线与共通电压之间 发生误导通现象。上文中，参照附图描述了本发明的具体实施方式
。但是，本领域中的普通技术人员 能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的具体实施方式
作各 种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
权利要求
一种像素阵列结构，其特征在于，所述像素阵列结构包括一导通孔，电性连接至一像素的共通电压；一第一金属层，电性连接至所述像素的所述共通电压；一透明导电层，传导所述共通电压至与所述像素相邻的另一像素，作为所述另一像素的共通电压；以及一第二金属层，设置在所述第一金属层和所述导通孔之间，用于缩短所述导通孔与所述像素的栅极线之间的间隔距离，从而增大像素开口率。
2.如权利要求1所述的像素阵列结构，其特征在于，所述第二金属层是一虚拟电极 (dummy electrode)0
3.如权利要求2所述的像素阵列结构，其特征在于，所述虚拟电极上的电位为一悬浮 电压(floating voltage)。
4.如权利要求1所述的像素阵列结构，其特征在于，当所述导通孔发生位移或者所述 导通孔的尺寸规格改变时，所述第二金属层还用于电性隔离所述共通电压与所述像素的栅 极线。
5.如权利要求4所述的像素阵列结构，其特征在于，所述导通孔的位置还取决于所述 像素阵列结构的光阻涂布制程、曝光制程和显影制程。
6.如权利要求1所述的像素阵列结构，其特征在于，所述共通电压依次经由所述导通 孔、所述第一金属层、所述透明导电层电性传导至所述另一像素。
7.如权利要求1所述的像素阵列结构，其特征在于，所述导通孔与所述像素的栅极线 电性绝缘。
8.如权利要求1所述的像素阵列结构，其特征在于，所述透明导电层为铟锡氧化物 (ITO)导电层或铟锌氧化物(IZO)导电层。
全文摘要
本发明揭示了一种像素阵列结构，包括导通孔，电性连接至一像素的共通电压；第一金属层，电性连接至所述像素的述共通电压；透明导电层，传导所述共通电压至与所述像素相邻的另一像素，作为所述另一像素的共通电压；以及第二金属层，设置在所述第一金属层和所述导通孔之间，用于缩短所述导通孔与所述像素的栅极线之间的间隔距离，从而增大像素开口率。采用本发明的像素阵列结构，通过在金属层与导通孔之间设置一虚拟电极来缩短导通孔与像素的栅极线间的距离，进而降低网状共通电压这一结构对于像素开口率的损失。此外，该虚拟电极还可避免导通孔在位移或者尺寸规格改变时栅极线与共通电压之间发生误导通现象。
文档编号H01L23/528GK101916021SQ20101024797
公开日2010年12月15日 申请日期2010年8月4日 优先权日2010年8月4日
发明者刘若梅 申请人:友达光电股份有限公司