专利名称：半导体装置及其制造方法
半导体装置及其制造方法相关申请的引用本申请享受2011年9月13日申请的日本申请专利号2011-199951的优先权的利益，该日本申请专利的全部内容在本申请被援用。技术区域本实施方式涉及半导体装置及其制造方法。
背景技术：
近几年,作为数码相机等使用的固体摄像装置,提出CMOS (Complementary MetalOxide Semiconductor :互补金属氧化物半导体)图像传感器,并商业化。作为这个CMOS图像传感器的特征，可列举单电源、低电压驱动、低功率。 CMOS图像传感器，根据多像素化和光学尺寸缩小的请求，像素尺寸逐年变小。例如，数码相机等使用的CMOS图像传感器的像素尺寸，在从2 ii m到3 ii m左右。在CMOS图像传感器中细微化进步时，产生通过布线间的光的开口变小的灵敏度下降的问题。对此问题，开发了在半导体基板的表面上具有信号扫描电路及其布线层(电路部)，在这个电路部的相反侧(背面侧)具有受光面的背面照射型CMOS图像传感器。通过用这个结构，能提高CMOS图像传感器的灵敏度。背面照射型CMOS图像传感器中，通过直接接合方式贴合形成布线层的设备晶圆(装置基板)和用于支持的支持晶圆(支持基板)之后，由切割步骤来分割芯片。由于有贴合步骤，不可在贴合的界面层的切割线的内侧(芯片的内侧)形成防护环。因此，在设备晶圆和支持晶圆的界面层中切割时，由水平裂缝引起膜剥离，增加NG芯片且成品率降低。对此，使用在切割前通过激光，在切割线的内侧预先设置沟槽的方法(激光沟槽化)。作为激光沟槽化的问题，可列举由激光加工时的碎片飞散的污染，加工时间长，成本高等。特别是，碎片的飞散在传感器产品中是致命的，在像素区域碎片粘着时其芯片成为NG芯片。存在在膜结构的调谐及激光沟槽化前为了碎片飞散的抑制制作保护层的方法，但是，全都成为成本增高的原因。
发明内容
本发明要解决的问题是提供可实现成品率的提高，和成本削减的半导体装置及其制造方法。实施方式的半导体装置，其特征在于，包括装置基板；和在上述装置基板上接合的支持基板；上述装置基板在与上述支持基板的接合面侧的外周部具有第I沟槽。其他实施方式的半导体装置，其特征在于，包括在外周部具有防护环的装置基板；和在上述装置基板上接合的支持基板；其中上述支持基板在与上述装置基板的接合面侧的外周部且比上述防护环更内侧具有沟槽。其他实施方式的半导体装置的制造方法，其特征在于，包括在装置基板的接合面侧的芯片的外周部且切割线的内侧形成沟槽；在上述装置基板的接合面侧接合支持基板；和将接合的上述装置基板及上述支持基板沿着上述切割线切割。根据上述构成的半导体装置及其制造方法，可实现成品率的提高，和成本削减。
图1是表示第I实施方式涉及的半导体装置的结构的平面图。图2是表示第I实施方式涉及的半导体装置的结构的截面图。 图3-图23是表示第I实施方式涉及的半导体装置的制造步骤的截面图。图24是表示第2实施方式涉及的半导体装置的结构的截面图。图25是表示第3实施方式涉及的半导体装置的结构的截面图。图26是表示第4实施方式涉及的半导体装置的结构的截面图。图27是表示第5实施方式涉及的半导体装置的结构的截面图。
具体实施例方式一般地，根据一实施方式，半导体装置具有装置基板和支持基板。支持基板接合在上述装置基板上。上述装置基板在与上述支持基板的接合面侧的外周部具有第I沟槽。以下参照
本实施方式。在附图中，对同一部分附加同一参照符号。而且，必要时进行重复的说明。<第I实施方式>用图1至图23，关于第I实施方式涉及的半导体装置(背面照射型CMOS图像传感器)进行说明。第I实施方式涉及的半导体装置是设备晶圆(装置基板)600在与支持晶圆(支持基板)200的接合面侧中的切割线的内侧(芯片500的中央侧)具有沟槽50的例子。由此，防止在切割步骤时对装置基板600的水平裂缝的发生，能使对芯片500的损坏降低。以下，详细说明第I实施方式。[结构]首先，用图1及图2，关于第I实施方式涉及的半导体装置的结构进行说明。图1表示第I实施方式涉及的半导体装置的结构的平面图。这里，图1是表示切割前的晶圆，表示多个芯片。如图1所示，第I实施方式涉及的半导体装置具有以切割线40分割的芯片500。芯片500包括位于中央部的像素区域300和位于其周边的周边区域400。像素区域300具有将照射的光信号变换并积蓄电荷的受光部(光电二极管)。周边区域400具有处理来自像素区域300的信号的电路、控制像素区域的工作的电路。而且，周边区域400具有焊盘34，与外部电连接。在第I实施方式，芯片500中，后述的装置基板600在支持基板200的接合面(界面)的切割线40的内侧具有沟槽50。换句话说，沟槽50形成于芯片500的外周部，在其周边以围绕的方式形成。关于沟槽50的截面结构的细节，将稍后描述。图2是表示第I实施方式涉及的半导体装置的结构的截面图，是如图1所示的沿着A-A线的截面图。这里，在图2，仅邻接像素区域300的一方侧形成周边区域400，但是也可邻接其他方侧形成。而且，在以下的说明中，上下关系如附图那样统称。
如图2所示，第I实施方式涉及的半导体装置包括具有半导体层11、布线层70、和绝缘层30的装置基板600，在装置基板600上接合的支持基板200。在装置基板600，在半导体层11的表面(在图2的上面)上，形成具有电路部的布线层70。在半导体层11的背面(在图2的下面)上，形成滤色器39，微透镜41，和焊盘34。而且，在半导体层11的背面，形成光电二极管。即，背面照射型CMOS图像传感器，将从半导体层11的背面侧照射的光在半导体层11内信号变换并积蓄电荷，向表面侧的布线层70读出积蓄的电荷。以下，关于各构成要素详细说明。半导体层11是例如N型的Si外延层。在这个半导体层11，形成导入杂质的活性层，在这个区域形成后述的光电二极管、晶体管等。
在像素区域300，在半导体层11内，形成N型 杂质层17和P型杂质层18。N型杂质层17在半导体层11内的深区域(在图2的下侧的区域)形成，P型杂质层18在半导体层11内的浅区域(在图2的上侧的区域)形成，互相接触形成。这些N型杂质层17及P型杂质层18，在各像素形成，构成光电二极管。而且，在表面侧的半导体层11内邻接的像素间(光电二极管间)，形成元件分离绝缘层15。元件分离绝缘层15,例如，以SiO2构成。而且，在像素区域300，在半导体层11的表面上，对每像素形成栅电极16，例如构成传送晶体管和复位晶体管。栅电极10，例如，用多硅构成。这个栅电极10的表面，用绝缘层19覆盖。而且，在绝缘层19，形成上面被平坦化的层间绝缘层20。而且，在像素区域300，在半导体层11的背面上，经由绝缘层32、反射防止层36、37形成滤色器39。在这个滤色器39下，形成微透镜41。对每像素形成这些滤色器39及微透镜41,与光电二极管相对应形成。在周边区域400，在半导体层11内，形成从其上面到下面贯通的沟槽13。在这个沟槽13的侧面上，形成绝缘层14。在绝缘层14上，形成贯通电极31，埋入沟槽13内。而且，在周边区域400，在半导体层11的表面上，形成与贯通电极31电连接的埋入电极(通孔)22。埋入电极22，形成于在绝缘层19及层间绝缘层20内形成的通孔21内。在埋入电极22上，顺序形成布线24、埋入电极25、布线26、埋入电极27、和布线28，其构成处理来自像素区域300的信号的电路、控制像素区域的工作的电路(电路部)。布线24、埋入电极25、布线26、埋入电极27、和布线28形成于在层间绝缘层20上形成的层间绝缘层23内。而且，在周边区域400，在半导体层11的背面上，形成与贯通电极31电连接的焊盘34。焊盘34，通过在绝缘层32形成的开口部33，与贯通电极31电连接。而且，焊盘34，通过在绝缘层35、反射防止层36、37形成的开口部38，与未图示的外部电极电连接。S卩，在周边区域400，所谓在表面侧形成的电路部和在背面侧形成的焊盘34，经由贯通电极31电连接。装置基板600，在芯片500的外周部，具有防护环29。更具体地，在芯片500的外周部中的层间绝缘层20及层间绝缘层23内，形成防护环29。防护环29，用与埋入电极22、布线24、埋入电极25、布线26、埋入电极27、和布线28相同水平的通孔及布线构成，围绕芯片500的周边。而且，防护环29，在比切割线40更内侧(芯片500的中央侧)形成。这个防护环29能防止在切割步骤时在布线层70内产生裂缝。第I实施方式中，装置基板600具有在布线层70上成为与支持基板200的接合面的绝缘层30。绝缘层30，例如用氧化膜构成。更具体地，绝缘层30，例如，用TEOS等作为材料的硅氧化膜(SiO2膜)或low-k膜构成。而且，绝缘层30的膜厚度是例如0.1 ii m以上5 u m以下。在绝缘层30上，接合支持基板200。即，在支持基板200下，经由绝缘层30顺序形成布线层70及半导体层11。所谓支持基板200和绝缘层30，通过对其加压来接合。支持基板200可以用Si等的半导体基板构成，也可以用玻璃、陶瓷或树脂等的绝缘性基板构成。绝缘层30，在芯片500的外周部，具有沟槽50。更具体地，绝缘层30，在与支持基板200的接合面侧(上面侧)的芯片500的外周部具有沟槽50。S卩，沟槽50，与支持基板200接触形成。换句话说，绝缘层30，在形成沟槽50的位置与支持基板200不接触。沟槽50不仅在与支持基板200的接合面侧，还贯通绝缘 层30直到布线层70侦U。沟槽50位于比切割线40更内侧。而且，沟槽50，在防护环29的正上方或比正上方更内侧形成，但是为了芯片500的面积缩小，沟槽50优选地在防护环29的正上方形成。沟槽50的宽度(在平面的宽度)，比切割线40的宽度小。更具体地，沟槽50的宽度是数Pm左右，切割线40的宽度是IOOiim左右。而且，沟槽50的深度(在平面垂直方向的深度)是例如0.1 ii m以上5 ii m以下，由此能防止裂缝的发生。沟槽50内可以是空洞，可以埋入与其周围不同的材料。作为埋入沟槽50内的材料，例如，可以是SiN(硅氮化膜)等不被接合的材料，Cu、Al等的金属材料，或将TEOS作为材料的硅氧化膜(SiO2膜)等的绝缘材料。[制造方法]其次，用图3及图23，关于第I实施方式涉及的半导体装置的制造方法进行说明。图3及图23是表示第I实施方式涉及的半导体装置的制造步骤的截面图。在这里，在以下的说明上下关系如附图那样统称，但是在制造流程中也有上下反转进行的场合。首先，如图3所示，通过外延生长，在作为SOI基板或大块基板的半导体基板10上，形成半导体层11。半导体层11是例如N型的Si外延层。其次,如图4所示,例如通过CVD(Chemical Vapor Deposition :化学气相沉积)法，在半导体层11上，形成阻挡层12。这个阻挡层12，例如用SiN构成。此后，例如通过光刻及干蚀刻法，在阻挡层12及半导体层11形成沟槽13。这个沟槽13是从阻挡层12及半导体层11的上面贯通到下面的贯通孔。由此，在沟槽13的底面，露出半导体基板10的上面。其次,如图5所示,例如通过CVD法,在整个面形成绝缘层14。由此,绝缘层14,在沟槽13内埋入的同时，也在阻挡层12上形成。这个绝缘层14，例如以SiO2构成。此后，例如通过CMP (Chemical Mechanical Polishing :化学机械抛光),除去阻挡层12上的绝缘层14。其次，如图6所示，例如通过湿蚀刻法，除去阻挡层12。由此，半导体层11的上面露出。此时，可以采用各种的蚀刻法，但是为了防止损坏波及到半导体层11的上面，优选地采用湿蚀刻法。其次，如图7所示，在上面侧的半导体层11内的像素间埋入元件分离绝缘层15之后，在半导体层11的上面上，对每像素形成栅电极16。元件分离绝缘层15，例如以SiO2构成，栅电极15,例如用多娃构成。
此后，通过在半导体层11离子注入P或As等的杂质，在半导体层11内的深区域(下面侧的区域)形成N型杂质层17。而且，通过在半导体层11离子注入B等的杂质，在半导体层11内的浅区域(上面侧的区域)形成P型杂质层18。由于在N型杂质层17上形成P型杂质层18，对每像素形成光电二极管作为光电变换部。在半导体层11上形成栅电极16之前，在半导体层11内可形成N型杂质层17及P型杂质层18。这样,通过FEOL (Front End Of Line :前端线)步骤，在活性层形成晶体管和光电
二极管。其次，如图8所示，通过热氧化或CVD法，在栅电极16及半导体层11上，形成绝缘 层19。绝缘层19的膜厚度，是例如5nm以上6nm以下。绝缘层19，例如以Si02构成。其次，如图9所示，例如通过CVD法，在整个面形成层间绝缘层20，平坦化其上面。此后，例如通过光刻及干蚀刻法，以绝缘层14露出的方式在层间绝缘层20及绝缘层19形成开口部21。而且，与开口部21同时，在芯片的外周部的层间绝缘层20及绝缘层19也形成开口部21a。开口部21a形成于在形成后述的防护环29的区域。层间绝缘层20，例如以SiO2构成。而且，绝缘层19和层间绝缘层20为同一材料的场合，绝缘层19和层间绝缘层20能一体地形成。其次，如图10所示，例如通过CVD法，在整个面形成埋入电极22。由此，将埋入电极22埋入在开口部21及对开口部21a内。同时，埋入电极22，也在层间绝缘层20上形成。埋入电极22，例如以W，Al或Cu构成。此后，例如通过CMP，除去层间绝缘层20上的埋入电极22。其次，如图11所示，例如通过CVD法，在层间绝缘层20上形成层间绝缘层23同时，在层间绝缘层23内形成埋入的布线24、26、28及埋入电极25、27。布线24、26、28例如以Al或Cu构成，埋入电极25、27例如以W，Al或Cu构成。此时，布线24、26、28优选地以使用Cu的镶嵌结构形成，可以是单镶嵌或双镶嵌。而且，与布线24、26、28及埋入电极25、27同时，在芯片500的外周部的层间绝缘层23内，也形成防护环29。防护环29与布线24、26、28及埋入电极25、27相同水平形成，用相同材料构成。防护环29在比切割线40更内侧(芯片500的中央侧)形成。这个防护环29能防止在切割步骤时在芯片500内产生裂缝。这样,通过BEOL (Back End Of Line :后端线)步骤，形成将晶体管、光电二极管互相连接的布线层70。此后，通过CMP，平坦化层间绝缘层23的上面。布线24、26、28用镶嵌结构形成的场合，其上面每次被平坦化，所以不需要再次平坦化最上面。其次，如图12所示，在层间绝缘层23上，形成绝缘层30。绝缘层30，例如，用氧化膜构成，更具体地，用TEOS等作为材料的SiO2膜或low-k膜构成。而且，绝缘层30通过CVD法、ALD(Atomic Layer Deposition :原子层沉积)法或涂布法等各种的方法形成。此后，例如通过CMP，平坦化绝缘层30的上面。这个绝缘层30的上面成为与后述的支持基板200的接合面。通过平坦化绝缘层30的上面，绝缘层30和支持基板200的接合强度提高。其次，如图13所示，例如通过光刻及干蚀刻法，在绝缘层30的上面侧形成沟槽50。沟槽50，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽50，在防护环29的正上方或比正上方更内侧形成。沟槽50，在后述的半导体基板10的研磨步骤中，是在半导体层11和布线层70不发生薄片化和膜剥落的结构。更具体地，沟槽50的宽度是例如数Pm左右，深度是例如0.1iim以上5iim以下。而且，沟槽50内，可以是空洞，可以埋入。作为埋入沟槽50内的材料，例如，可以是SiN等不被接合的材料，Cu、Al等的金属材料,或TEOS等的绝缘材料。此后，例如通过CMP法，可以平坦化绝缘层30的上面。至少沟槽50的形成前或形成后的任一方，平坦化绝缘层30的上面即可。其次,如图14所示,在形成沟槽50的绝缘层30上,通过贴合接合支持基板200。这个贴合的步骤通过以下那样进行。首先，在贴合之前，分别清洗绝缘层30及支持基板200的接合面。更具体地，对接
合面，进行除去金属污染的碱清洗及酸清洗，除去有机物的O3清洗。而且，为了除去灰尘，可以进行2流体清洗、兆声波清洗。其次，分别活性化绝缘层30及支持基板200的接合面。更具体地，对接合面，进行离子束，离子枪，或RIE (Reactive Ion Etching :反应离子蚀刻)等的等离子处理。这个处理，例如，采用Ar，N2, O2，或H2等的气体进行，在难以对接合面给予损坏的条件下进行。气体可以用单体气体，也可以用混合气体。其次，分别再次清洗绝缘层30及支持基板200的接合面。更具体地，为了除去在活性化步骤中附加的灰尘，进行2流体清洗，兆声波清洗，或水洗净等，对活性化层不给予损坏的清洗。真空中连续进行从活性化到贴合的步骤的场合，或从活性化到贴合的步骤的清净度充分高的场合，再清洗可以省略。其次，将绝缘层30的接合面和支持基板200的接合面贴合。更具体地，使装置基板600和支持基板200位置对准排列之后，加压并贴合，使自发接合的接合波以同心圆状进展。此时，对准中，需要采用机械、外形识别、和标志匹配的方式等，以Pm以下的精度匹配。贴合绝缘层30和支持基板200之后，根据需要，进行基板之间的位置不对准测定、空隙检查，检查贴合的精度。位置不对准测定中，采用透过方式的外形检测，或反射方式的边检测等。而且，空隙检查中，使用红外线、超声波、或X射线等。此后，通过对贴合的接合面在例如200°C以上1000°C以下的高温数小时退火，使接合强度提高。一般地，贴合的接合面，越进行高温的退火，接合强度倾向变得越高。可是，考虑在FEOL形成的材料的耐热性时，由于在400°C前后数小时进行退火，可能特性恶化。因此，例如，用300°C的队气氛进行退火。由此，可将接合面的结合变为更坚固的S1-O结合。贴合的强度充分高的场合，可实现退火的省略、低温化、短时间化。支持基板200可以用Si等的半导体基板构成，也可以用玻璃、陶瓷或树脂等的绝缘性基板构成。而且，支持基板200，在接合中，可以是未加工的整个面露出的状态，但是为了保护露出面，上面及侧面可以用以SiN构成的未图示的保护膜覆盖。此时，用保护膜覆盖支持基板200的整个面(上面，侧面，和下面)，通过RIE等露出接合面(下面)之后，进行贴合的步骤。这样，接合装置基板600和支持基板200。其次,如图15所示,通过BSG(Back Side Grind :背侧磨)或化学药剂处理,薄膜化并除去半导体基板10。作为化学药剂，可用氟硝酸、KOH、或TMAH溶液。此时，例如，通过未图示的蚀刻阻挡层、半导体基板10的膜厚度控制进行终点检测。并且，一边管理面内均一性、粗糙度等的精度一边加工。作为蚀刻阻挡层，采用SOI晶圆(半导体基板10)的未图示的BOX氧化膜、杂质浓度不相同的多层外延层(半导体层11)。此后，根据需要，通过RIE或化学药剂除去蚀刻阻挡层。其次，如图16所示，例如通过光刻及干蚀刻法，除去绝缘层14的一部分，以在沟槽13的侧面残留绝缘层14。由此，在绝缘层14形成开口部，埋入电极22露出。其次,如图17所示,例如通过镀金法或CVD法，以绝缘层14的开口部(沟槽13)被埋入的方式，形成贯通电极31。贯通电极31，例如用W，A1或Cu构成。由此，能电连接从半导体层11的上面侧到下面侧。贯通电极31即使不埋入绝缘层14的开口部，通过在侧面形成，也可很好地电连接从半导体层11的上面侧到下面侧。 其次，如图18所示，例如通过CVD法，在半导体层11的下面上形成绝缘层32。绝缘层32，例如以SiO2构成。其次，如图19所示，例如通过光刻及干蚀刻法，在绝缘层32形成开口部33。由此，贯通电极31露出。其次，如图20所示，在绝缘层32下，经由开口部33形成与贯通电极31连接的焊盘34。这个焊盘34，例如用Al构成。焊盘34，在贯通电极31的正下方，或在比贯通电极31更外周部形成。此后，例如通过CVD法，在绝缘层32上及焊盘34上的整个面形成绝缘层35。绝缘层35，例如以SiO2构成。其次，如图21所示，例如通过光刻及干蚀刻法，除去绝缘层35的一部分，形成在绝缘层35使半导体层11的下面侧的像素区域300露出的开口部。其次，如图22所示，例如通过CVD法或溅射法，在半导体层11下顺序形成反射防止层36、37。反射防止层36、37，例如以SiO2构成。反射防止层36、37的折射率，互相不同。由此，能防止照射的光的反射。其次，如图23所示，例如通过光刻及干蚀刻法，除去反射防止层36、37，和绝缘层35的一部分，形成在反射防止层36、37，和绝缘层35使焊盘34露出的开口部38。其次，如图2所示，在像素区域300的反射防止层37下对每像素形成滤色器39之后，在滤色器39下对每像素形成微透镜41。滤色器39及微透镜41，用例如透明的有机化合物构成。滤色器39，例如，可以用红、绿或蓝着色。其次，通过从上面侧研磨支持基板200到200 μ m左右的膜厚度，通过沿着切割线40切断来个体化，形成芯片500。具有贴合步骤的背面照射型CMOS图像传感器中，不在接合面的层形成防护环。因此，切割步骤时，接合面的层产生水平裂缝。对此，第I实施方式中，由于在接合面的层(绝缘层30)预先设置沟槽50，能限制切割步骤时的水平裂缝的进展。此后，可通过进行向陶瓷封装等的安装、由布线接合将焊盘34和封装电连接、保护玻璃的装载、树脂封止等，完成第I实施方式涉及的半导体装置。形成贯通电极31的沟槽13，在贴合的步骤前形成，但是也可以在贴合的步骤之后形成。即，半导体基板10从表面侧薄膜化，并除去之后，可形成沟槽13、绝缘层14、和贯通电极31。
[效果]根据上述第I实施方式，在装置基板600形成绝缘层30作为与支持基板200的接合面，绝缘层30在与支持基板200的接合面侧中芯片500的外周部具有沟槽50。由此沟槽50，在切割步骤时能阻止从切割线40在接合面的层(绝缘层30)产生的水平裂缝。由此，能防止膜剥落，抑制NG芯片的生成。其结果，能实现在制造流程中成品率的提高，和成本削减。〈第2实施方式>用图24，关于第2实施方式涉及的半导体装置进行说明。第2实施方式，是支持基板200在与装置基板600的接合面侧的切割线的内侧(芯片500的中央侧)具有沟槽60的例子。由此，防止在切割步骤时对支持基板200的水平裂缝的发生，能使对芯片500的损坏降低。以下，关于第2实施方式详细说明。在第2实施方式,关于与上述第I实施方式同样的点省略说明，主要关于不同的点说明。[结构]首先，用图24，关于第2实施方式涉及的半导体装置的结构进行说明。图24是表示第2实施方式涉及的半导体装置的结构的截面图，是如图1所示的沿着A-A线的截面图。如图24所示，在第2实施方式，与第I实施方式不同的点是支持基板200在与装置基板600的接合面侧的芯片500的外周部具有沟槽60的点。支持基板200，在装置基板600的绝缘层30上接合。所谓支持基板200和绝缘层30，通过对他们加压来接合。支持基板200，在芯片500的外周部，具有沟槽60。更具体地，支持基板200，在装置基板600的接合面侧(下面侧)的芯片500外周部具有沟槽60。即，沟槽60，与装置基板600接触形成。换句话说，支持基板200，在形成沟槽60的位置与装置基板600不接触。沟槽60不仅在与装置基板600的接合面侧，还贯通支持基板200直到上面侧。 沟槽60位于比切割线40更内侧。而且，沟槽60，在防护环29的正上方或比正上方更内侧形成。沟槽60的宽度，比切割线40的宽度小。更具体地，沟槽60的宽度是10 μ m左右，切割线40的宽度是100 μ m左右。而且，沟槽60的深度是O.1 μ m以上5 μ m以下，由此能
防止裂缝的发生。沟槽60内可以是空洞，可以埋入。作为埋入沟槽60内的材料，例如，可以是SiN等不被接合的材料，Cu、Al等的金属材料，或TEOS等的绝缘材料。[制造方法]其次，关于第2实施方式涉及的半导体装置的制造方法进行说明。首先，与第I实施方式同样，进行图3至图12的步骤。即，在装置基板600，在层间绝缘层23上，形成绝缘层30。此后，例如通过CMP，平坦化绝缘层30的上面。这个绝缘层30的上面成为与后述的支持基板200的接合面。其次，如图24所示，例如通过光刻及干蚀刻法，在支持基板200的下面侧形成沟槽60。沟槽60，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽60，在防护环29的正上方或比正上方更内侧形成。沟槽60的宽度是数μ m左右，深度是O. Ιμπι以上5μπι以下。沟槽60内，可以是空洞，可以埋入。作为埋入沟槽60内的材料，例如，可以是SiN等不被接合的材料，Cu、Al等的金属材料，或TEOS等的绝缘材料。其次，在绝缘层30上，通过贴合接合形成沟槽60的支持基板200。此时，沟槽60以在防护环29的正上方或内侧的方式位置匹配之后，被接合。以下的步骤，与第I实施方式同样地进行。[效果]根据上述第2实施方式，支持基板200在与装置基板600的接合面侧的芯片500的外周部具有沟槽60。由此沟槽60，在切割步骤时能阻止从切割线40在接合面的层(支持基板200)产生的水平裂缝。由此，能防止膜剥落，抑制NG芯片的生成。其结果，能实现 在制造流程中成品率的提高，和成本削减。〈第3实施方式〉用图25，关于第3实施方式涉及的半导体装置进行说明。第3实施方式是装置基板600在与支持基板200的接合面侧的切割线的内侧(芯片500的中央侧)具有沟槽50，且，支持基板200在与装置基板600的接合面侧的切割线的内侧具有沟槽60的例子。由此，在切割步骤时防止对装置基板600及支持基板200的水平裂缝的发生，能更降低对芯片500的损坏。以下,关于第3实施方式详细说明。在第3实施方式,关于与上述第I实施方式同样的点省略说明，主要关于不同的点说明。[结构]首先，用图25，关于第3实施方式涉及的半导体装置的结构进行说明。图25是表示第3实施方式涉及的半导体装置的结构的截面图，是如图1所示的沿着A-A线的截面图。如图25所示，在第3实施方式，与第I实施方式和不同的点是装置基板600在与支持基板200的接合面侧的芯片500的外周部具有沟槽50，且，支持基板200在与装置基板600的接合面侧的芯片500的外周部具有沟槽60的点。支持基板200与装置基板600的绝缘层30上接合。所谓支持基板200和绝缘层30，通过对他们加压来接合。装置基板600，在芯片500外周部，具有沟槽50。更具体地，装置基板600，在支持基板200的接合面侧(上面侧)的芯片500的外周部具有沟槽50。即，装置基板600中，在形成沟槽50的位置与支持基板200不接触。沟槽50不仅在与支持基板200的接合面侧，还贯通装置基板600直到下面侧。另一方面，支持基板200，在芯片500外周部，具有沟槽60。更具体地，支持基板200，在与装置基板600的接合面侧(下面侧)的芯片500的外周部具有沟槽60。S卩，支持基板200，在形成沟槽60的位置与装置基板600不接触。沟槽60不仅在与装置基板600的接合面侧，还贯通支持基板200直到上面侧。沟槽50、60位于比切割线40更内侧。而且，沟槽50、60，在防护环29的正上方或比正上方更内侧形成。而且，沟槽50、60在彼此相同位置形成，从上面来看时重叠。S卩，沟槽50、60互相接触。沟槽50、60期望在彼此相同位置形成，但是可不在相同位置形成。沟槽50、60的宽度，比切割线40的宽度小。而且，沟槽50的宽度，比沟槽60的宽度小。更具体地，沟槽50的宽度是数μ m左右，沟槽60的宽度是10 μ m左右，切割线40的宽度是100 μ m左右。通过将沟槽50的宽度比沟槽60宽度的小，在贴合的步骤中，可提高使沟槽50和沟槽60重叠的位置匹配冗余。而且,沟槽50、60的深度是O.1 μ m以上5 μ m以下，由此能防止裂缝的发生。沟槽的60宽度可比沟槽的50的宽度小。沟槽50、60内，可以是空洞，可以埋入。作为埋入沟槽50、60内的材料，例如，可以用SiN等不被接合的材料，Cu、Al等的金属材料，或TEOS等的绝缘材料。[制造方法]其次，关于第3实施方式涉及的半导体装置的制造方法进行说明。首先，与第I实施方式同样，进行图3至图12的步骤。即，在装置基板600，在层间绝缘层23上，形成绝缘层30。此后，例如通过CMP，平坦化绝缘层30的上面。这个绝缘层30的上面成为与后述的支持基板200的接合面。 其次，如图25所示，例如通过光刻及干蚀刻法，在装置基板600 (绝缘层30)的上面侧形成沟槽50。沟槽50，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽50，在防护环29的正上方或比正上方更内侧形成。沟槽50的宽度是数μ m左右，深度是O. Ιμπι以上5μηι以下。而且，例如通过光刻及干蚀刻法，在支持基板200的下面侧形成沟槽60。沟槽60，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽60，在防护环29的正上方或比正上方更内侧形成。沟槽60的宽度是10 μ m左右，深度是O. Ιμπι以上5μπι以下。这些沟槽50、60内，可以是空洞，可以埋入。作为埋入沟槽50、60背面的材料，例如，可以用SiN等不被连接的材料，Cu、Al等的金属材料,或TEOS等的绝缘材料。其次，在形成沟槽50的绝缘层30上，通过贴合接合形成沟槽60的支持基板200。此时，沟槽50和沟槽60以在相同位置的方式(重叠的方式)位置匹配之后，被接合。以下的步骤，与第I实施方式同样地进行。[效果]根据上述第3实施方式，装置基板600在与支持基板200的接合面侧的芯片500的外周部具有沟槽60，且，支持基板200在与装置基板600的接合面侧的芯片500的外周部具有沟槽60。由此沟槽50、60，在切割步骤时能阻止从切割线40在接合面的层(绝缘层30及支持基板200)产生的水平裂缝。由此，能防止膜剥落，抑制NG芯片的生成。其结果，能实现在制造流程中新的成品率的提高，和成本削减。〈第4实施方式〉用图26，关于第4实施方式涉及的半导体装置进行说明。第4实施方式是形成作为支持基板200的接合面的表面被平坦化的绝缘层80的例子。由此，能提高支持基板200和装置基板600的接合强度。以下，关于第4实施方式详细说明。在第4实施方式，关于与上述第I实施方式同样的点省略说明，主要关于不同的点说明。[结构]首先，用图26，关于第4实施方式涉及的半导体装置的结构进行说明。图26是表示第4实施方式涉及的半导体装置的结构的截面图，是如图1所示的沿着A-A线的截面图。如图26所示，在第4实施方式，与第I实施方式和不同的点是支持基板200在其表面上(下面上)具有成为与装置基板600的接合面的绝缘层80的点。绝缘层80，在支持基板200的下面上作为与装置基板600的接合面形成，与装置基板600的绝缘层30上接合。所谓绝缘层80和绝缘层30，通过对他们加压来接合。绝缘层80，例如用氧化膜构成。更具体地，绝缘层80，例如，用以TEOS等作为材料的SiO2膜，由热氧化的SiO2膜或low-k膜构成。而且，绝缘层80的膜厚度是O.1 μ m以上5 μ m以下。[制造方法]其次，关于第4实施方式涉及的半导体装置的制造方法进行说明。首先，与第I实施方式同样，进行图3至图12的步骤。即，在装置基板600，在层间绝缘层23上，形成绝缘层30。此后，例如通过CMP，平坦化绝缘层30的上面。这个绝缘层 30的上面成为与后述的绝缘层80的接合面。其次，如图26所示，例如通过光刻及干蚀刻法，在装置基板600 (绝缘层30)的上面侧形成沟槽50。沟槽50，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽50，在防护环29的正上方或比正上方更内侧形成。而且，沟槽50的宽度是数μπι左右，深度是O.1 μ m以上5 μ m以下。沟槽50内，可以是空洞，可以埋入。作为埋入沟槽50内的材料，例如，可以用SiN等不被接合的材料，Cu、Al等的金属材料，或TEOS等的绝缘材料。而且，在支持基板200的下面上(接合面侧的表面上)，形成绝缘层80。绝缘层80，例如，用氧化膜构成。更具体地，用SiO2膜或low-k膜构成。而且，绝缘层80通过热氧化、CVD法、ALD法、或涂布法等各种方法形成。此后，例如通过CMP，平坦化绝缘层80的下面。这个绝缘层80下面成为与后述的装置基板600 (绝缘层30)的接合面。通过平坦化绝缘层80的下面，绝缘层80和绝缘层30的接合强度提高。其次，在形成沟槽50的绝缘层30上，通过贴合接合支持基板200(绝缘层80)。以下的步骤，与第I实施方式同样地进行。[效果]根据上述第4实施方式，能得到与第I实施方式同样的效果。第4实施方式中，形成作为支持基板200的接合面的表面被平坦化的绝缘层80。由此，能提高支持基板200和装置基板600的接合强度。〈第5实施方式〉用图27，关于第5实施方式涉及的半导体装置进行说明。第5实施方式是形成作为支持基板200的接合面的表面被平坦化的绝缘层80，绝缘层80在与装置基板600的接合面侧的切割线的内侧具有沟槽60的例子。以下，关于第5实施方式详细说明。在第5实施方式，关于与上述第I实施方式同样的点省略说明，主要关于不同的点说明。[结构]首先，用图27，关于第5实施方式涉及的半导体装置的结构进行说明。图27是表示第5实施方式涉及的半导体装置的结构的截面图，是如图1所示的沿着A-A线的截面图。如图27所示，在第4实施方式，与第I实施方式和不同的点是支持基板200在其表面上(下面上)具有成为与装置基板600的接合面的绝缘层80，绝缘层80在与装置基板600的接合面侧的芯片500的外周部具有沟槽60的点。绝缘层80，在支持基板200的下面上作为与装置基板600的接合面形成，在装置基板600的绝缘层30上接合。所谓绝缘层80和绝缘层30，通过对他们加压来接合。绝缘层80，例如用氧化膜构成。更具体地，绝缘层80，例如，用以TEOS等作为材料的SiO2膜，由热氧化的SiO2膜或low-k膜构成。而且，绝缘层80的膜厚度是O.1 μ m以上5 μ m以下。装置基板600，在芯片500的外周部，具有沟槽50。更具体地，装置基板600，在与支持基板200的接合面侧(上面侧)的芯片500的外周部具有沟槽50。即，装置基板600，在形成沟槽50的位置与支持基板200不接触。沟槽50不仅在与支持基板200的接合面侧，还贯通装置基板600直到下面侧。
另一方面，在支持基板200的下面上作为与装置基板600的接合面形成的绝缘层80，在芯片500的外周部，具有沟槽60。更具体地，绝缘层80，在与装置基板600的接合面侧(下面侧)的芯片500的外周部具有沟槽60。即，绝缘层80，在形成沟槽60的位置与装置基板600不接触。沟槽60不仅在与装置基板600的接合面侧，还贯通绝缘层80直到上面侧。沟槽50、60位于比切割线40更内侧。而且，沟槽50、60，在防护环29的正上方或比正上方更内侧形成。而且，沟槽50、60期望在彼此相同位置形成，从上面来看时重叠，但是不限于此。沟槽50、60的宽度比切割线40的宽度小。而且，沟槽50的宽度比沟槽60的宽度小。更具体地，沟槽50的宽度是数μ m左右，沟槽60的宽度是10 μ m左右，切割线40的宽度是ΙΟΟμπι左右。通过将沟槽50的宽度比沟槽60宽度的小，在贴合的步骤中，可提高使沟槽50和沟槽60重叠的位置匹配冗余。而且，沟槽50、60的深度是O.1 μπι以上5μπι以下，由此能防止裂缝的发生。沟槽60的宽度都可比沟槽50的宽度小。沟槽50、60内，可以是空洞，可以埋入。作为埋入沟槽50、60内的材料，例如，可以用SiN等不被接合的材料，Cu、Al等的金属材料，或TEOS等的绝缘材料。[制造方法]其次，关于第5实施方式说明涉及的半导体装置的制造方法进行说明。首先，与第I实施方式同样，进行图3至图12的步骤。即，在装置基板600，在层间绝缘层23上，形成绝缘层30。此后，例如通过CMP，平坦化绝缘层30的上面。这个绝缘层30的上面成为与后述的绝缘层80的接合面。其次，如图27所示，例如通过光刻及干蚀刻法，在装置基板600 (绝缘层30)的上面侧形成沟槽50。沟槽50，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽50，在防护环29的正上方或比正上方更内侧形成。沟槽50的宽度是数μ m左右，深度是
O.Ιμπι以上5μηι以下。而且，在支持基板200的下面上(接合面侧的表面上)，绝缘层80形成。绝缘层80,例如,用氧化膜构成。更具体地,用SiO2或用low-k材料构成。而且,绝缘层80通过热氧化、CVD法、ALD法、或涂布法等各种方法形成。此后，例如通过光刻及干蚀刻法，在绝缘层80的下面侧形成沟槽60。沟槽60，在芯片500的外周部且比切割线40更内侧形成。而且，沟槽60，在防护环29的正上方或比正上方更内侧形成。沟槽60的宽度是10 μ m左右，深度是O. Ιμπι以上5μπι以下。这些沟槽50、60内，可以是空洞，可以埋入。作为埋入沟槽50、60内的材料，例如，可以用SiN等不被接合的材料，Cu、Al等的金属材料,或TEOS等的绝缘材料。其次，在形成沟槽50的绝缘层30上，通过贴合接合形成沟槽60的绝缘层80。此时，沟槽50和沟槽60以在相同位置的方式(重叠的方式)位置匹配之后，被接合。以下的步骤，与第I实施方式同样地进行。[效果]
上述第5实施方式，能得到与第3实施方式及第4实施方式同样的效果。以上，说明了本发明的几个实施方式，但是，这些实施方式，作为实例出示，不意图限定发明的范围。这些新的实施方式，可以用其他的各种各样的形态实施，在不越出发明的要旨的范围内，能进行各种的省略，调换，变更。这些实施方式及其变形，包含在发明的范围和要旨内，并且包含在权利要求的范围内记载的发明及其等同物的范围内。
权利要求
1.一种半导体装置，其特征在于，包括装置基板；和在上述装置基板上接合的支持基板；上述装置基板在与上述支持基板的接合面侧的外周部具有第I沟槽。
2.如权利要求1所述的半导体装置，其特征在于，上述支持基板在与上述装置基板的接合面侧的外周部具有第2沟槽。
3.如权利要求1所述的半导体装置，其特征在于，上述装置基板具有成为与上述支持基板的接合面的第I绝缘层，上述第I沟槽在上述第I绝缘层形成。
4.如权利要求1所述的半导体装置，其特征在于，上述装置基板包括半导体层，在上述支持基板下形成，具有将从下部侧照射的光信号变换并积蓄电荷的受光部；和布线层，在上述支持基板下且上述半导体层上形成，具有将上述多个受光部积蓄的电荷读出的电路部。
5.如权利要求3所述的半导体装置，其特征在于，上述第I绝缘层是硅氧化膜或low-k膜。
6.如权利要求3所述的半导体装置，其特征在于，上述第I沟槽以贯通上述第I绝缘层的方式形成。
7.如权利要求4所述的半导体装置，其特征在于，上述布线层在外周部具有防护环。
8.如权利要求7所述的半导体装置，其特征在于，上述第I沟槽在上述防护环的正上方形成。
9.如权利要求1所述的半导体装置，其特征在于，上述第I沟槽是空洞，或用与其周围不同的材料埋入。
10.如权利要求2所述的半导体装置，其特征在于，上述第2沟槽在上述第I沟槽的正上方形成。
11.如权利要求2所述的半导体装置，其特征在于，上述第2沟槽是空洞，或用与其周围不同的材料埋入。
12.如权利要求2所述的半导体装置，其特征在于，上述第2沟槽以贯通上述支持基板的方式形成。
13.如权利要求1所述的半导体装置，其特征在于，上述支持基板具有成为与上述装置基板的接合面的第2绝缘层。
14.如权利要求2所述的半导体装置，其特征在于，上述支持基板具有成为与上述装置基板的接合面的第2绝缘层；上述第2沟槽在上述第2绝缘层形成。
15.如权利要求1所述的半导体装置，其特征在于，上述第2沟槽以贯通上述第2绝缘层的方式形成。
16.一种半导体装置，其特征在于，包括在外周部具有防护环的装置基板；和在上述装置基板上接合的支持基板；其中上述支持基板在与上述装置基板的接合面侧的外周部且比上述防护环更内侧具有沟槽。
17.如权利要求16所述的半导体装置，其特征在于，上述装置基板包括半导体层，在上述支持基板下形成，具有将从下部侧照射的光信号变换并积蓄电荷的受光部；和布线层，在上述支持基板下且上述半导体层上形成，具有将上述多个受光部积蓄的电荷读出的电路部。
18.如权利要求16所述的半导体装置，其特征在于，上述沟槽以贯通上述支持基板的方式形成。
19.如权利要求17所述的半导体装置，其特征在于，上述沟槽是空洞，或用与其周围不同的材料埋入。
20.一种半导体装置的制造方法，其特征在于，包括在装置基板的接合面侧的芯片的外周部且切割线的内侧形成沟槽；在上述装置基板的接合面侧接合支持基板；和将接合的上述装置基板及上述支持基板沿着上述切割线切割。
全文摘要
公开一种半导体装置及其制造方法。根据一个实施例，半导体装置包括装置基板；和支持基板。支持基板，在上述装置基板上接合。上述装置基板，在与上述支持基板的接合面侧的外周部具有第1沟槽。
文档编号H01L27/146GK103000642SQ20121006848
公开日2013年3月27日 申请日期2012年3月15日 优先权日2011年9月13日
发明者本乡悟史, 谷田一真, 高桥健司 申请人:株式会社 东芝