专利名称：基于soi衬底的高压金属氧化物半导体管的制作方法
技术领域：
本实用新型涉及集成电路制造领域，尤其涉及一种基于SOI衬底的高压金属氧化物半导体管。
背景技术：
绝缘衬底上娃(SOI :Silicon On Insulator)技术作为一种全介质隔离技术,有着许多体硅技术不可比拟的优越性。SOI的金属氧化物管(M0S管)具有功耗低、抗干扰能力强、集成密度高，速度高(寄生电容小)、工艺简单、抗辐射能力强，并彻底消除了体硅MOS器件的寄生闩锁效应等优点。金属氧化物半导体功率集成器件具有开关特性好、功耗小等优点，并且在10-600V的应用范围内金属氧化物半导体功率器件具有较大优势。因此，把常规 体硅工艺的金属氧化物半导体功率器件制备到SOI衬底上，集两者的优点于一体，完全消除了集成电路中的闩锁效应，整体电路其它各方面性能也得到了进一步提升。
实用新型内容本实用新型的目的是提供一种高性能的基于SOI衬底的高压金属氧化物半导体管。为解决上述问题，本实用新型提供一种基于SOI衬底的高压金属氧化物半导体管，包括，一种基于SOI衬底的高压金属氧化物半导体管，包括，SOI衬底；深沟槽，设置于所述SOI衬底中；漏区结构，设置于所述SOI衬底中，所述漏区结构由外向内包括漏区第二类型缓冲区以及浓度依次递增的漏区第一类型阱、漏区第一类型缓冲区和漏区第一类型浓注入区，所述漏区第一类型浓注入区作为漏电极；源区结构，设置于所述SOI衬底中，包括源区第二类型阱、位于源区第二类型阱中的源区第二类型缓冲区、位于所述源区第二类型缓冲区中的源区第一类型阱和相邻设置的源区第一类型浓注入区与源区第二类型浓注入区，源区第一类型阱与所述源区第一类型浓注入区相连，所述源区第一类型浓注入区和源区第二类型浓注入区共同作为源电极；场氧，设置于所述漏区结构上，位于临近源区结构的一侧；栅氧，设置于所述场氧与源区第一类型浓注入之间；栅极，包括相邻设置的多晶栅和多晶场板，所述多晶栅设置于所述栅氧上，所述多晶场板设置于所述场氧上；层间介质层，设置于所述SOI衬底表面上。进一步的，所述漏区第二类型缓冲区的浓度为2X IO16cnT3 6X1016cm_3，所述漏区第一类型阱的浓度为6X IO16CnT3 I X 1017cm_3，所述漏区第一类型缓冲区的浓度为3X IO17CnT3 9X IO17CnT3，所述漏区第一类型浓注入区的浓度为4X IO19CnT3 IX 102°αιΓ3。进一步的，所述漏区第二类型缓冲区的浓度为4X1016cm_3，所述漏区第一类型阱的浓度为8 X 1016cm_3，所述漏区第一类型缓冲区的浓度为6 X 1017cm_3，漏区第一类型浓注入区的浓度为7 X IO19CnT3。进一步的，所述源区第二类型阱的浓度为8X IO15CnT3 4X 1016cm_3，所述源区第二类型缓冲区的浓度为2X IO16CnT3 6X1016cm_3，所述源区第一类型阱的浓度为6X IO1W3 IX IO17CnT3，所述源区第一类型浓注入区的浓度为4X IO19CnT3 IX 102°αιΓ3，所述源区第二类型浓注入区的浓度为IX IO2tlCnT3 5Χ 102°CnT3。进一步的，所述源区第二类型阱的浓度为2X 1016cnT3，所述源区第二类型缓冲区的浓度为4X1016cm_3，源区第一类型阱的浓度为8X1016cm_3，源区第一类型浓注入区的浓度为7X IO19CnT3，源区第二类型浓注入区的浓度为3X102°CnT3。进一步的，所述场氧的厚度为600nm 1500nm。进一步的，所述栅氧采用双栅氧结构，包括相邻设置的薄栅氧和厚栅氧，所述薄栅氧设置于源区第一类型浓注入区和源区第二类型浓注入区上，所述厚栅氧设置于所述场氧和所述薄栅氧之间。进一步的，所述厚栅氧的厚度为300nm 800nm,所述薄栅氧的厚度为12nm 36nm。进一步的，所述SOI衬底由底向上依次包括第一类型的衬底片、隐埋氧化层和第二类型的顶部硅层。进一步的，所述 隐埋氧化层的厚度为Ium 2um。进一步的,所述顶部娃层厚度为5um 20um,所述顶部娃层中具有掺杂物质,掺杂浓度为 SXlO1V3 7 X IO15CnT3。进一步的，所述深沟槽的深度为5um 20um。进一步的，所述深沟槽中具有包括二氧化硅和未掺杂的多晶硅的填充物。进一步的，所述层间介质层的材质为磷硅玻璃。进一步的，所述多晶场板上方的所述层间介质层上设置了铝场板，所述铝场板与所述源电极电性相连。进一步的，所述第一类型为P型，所述第二类型为N型。进一步的，所述第一类型为N型，所述第二类型为P型。综上所述，与现有技术相比，本实用新型所述基于SOI衬底的高压金属氧化物半导体管及制造方法具有如下优点I.本实用新型所述基于SOI衬底的高压金属氧化物半导体管的漏区结构由漏区第一类型阱、漏区第一类型缓冲区和漏区第一类型浓注入三者形成了漏区结终端扩展技术，其中漏区第一类型缓冲区用来折衷器件的耐压和工作电流。源区结构由源区第二类型浓注入区、源区第二类型缓冲区和源区第二类型阱组成，源区第二类型浓注入区、源区第二类型缓冲区、源区第二类型阱和顶部硅层这四者形成了源区结终端扩展技术，其中源区第二类型阱用来提高器件耐压，也能用于调节器件的阈值电压，具有双层作用。通过源区结终端扩展技术和漏区结终端扩展技术一起组合使用，形成了双区结终端扩展技术，比常规单区结终端扩展技术能进一步提高器件耐压，从而减小器件尺寸，缩小版图面积，提升芯片的集成度。2.本实用新型所述基于SOI衬底的高压金属氧化物半导体管的漏区结构的漏区第二类型缓冲区能够防止漏区第一类型阱与源区第一类型阱两者之间的穿通击穿，从而提闻其击穿电压。3.本实用新型所述基于SOI衬底的高压金属氧化物半导体管是基于SOI衬底片结合深沟槽的全介质隔离技术的高压金属氧化物半导体管，采用SOI衬底和深沟槽隔离技术可以彻底消除以往体硅电路中存在的寄生闩锁效应。4.本实用新型所述基于SOI衬底的高压金属氧化物半导体管的制造方法采用双栅氧工艺流程制备的厚栅氧的高压MOS管，其厚栅氧的氧化层厚度可以根据器件使用时栅极电压(范围可从100V 600V)的需求而定，不同于以往的薄栅氧高压器件，其栅极电压往往局限于数字电位5V以内；厚度适中，既提高了器件的可靠性，又避免过厚影响器件的开关速度。5.此外，本实用新型所述基于SOI衬底的高压金属氧化物半导体管的源区结构在多晶场板上方位置设有铝场板，与源极短接，通过巧妙布局铝场板的合理位置以及设计好最佳尺寸，可以提高器件的耐压。
图I为本实用新型一实施例中基于SOI衬底的高压金属氧化物半导体管的结构示意图。图2为本实用新型一实施例中基于SOI衬底的高压金属氧化物半导体管的制造方法的流程示意图。
具体实施方式
为使本实用新型的内容更加清楚易懂，以下结合说明书附图，对本实用新型的内容作进一步说明。当然本实用新型并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本实用新型的保护范围内。其次，本实用新型利用示意图进行了详细的表述，在详述本实用新型实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本实用新型的限定。图I为本实用新型一实施例中基于SOI衬底的高压金属氧化物半导体管的结构示意图，如图I所示，本实用新型提供一种基于SOI衬底的高压金属氧化物半导体管，包括，SOI衬底、深沟槽、漏区结构、源区结构、场氧17、双栅氧结构、层间介质层24和铝场板21。所述深沟槽设置于所述SOI衬底中；其中所述SOI衬底由底向上依次包括第一类型的衬底片I、隐埋氧化层2和第二类型的顶部硅层3。所述深沟槽中具有包括二氧化硅6和未掺杂的多晶硅5的填充物，所述SOI衬底与所述深沟槽形成了全介质隔离的SOI衬底。所述漏区结构设置于所述SOI衬底的顶部硅层3中，所述漏区结构由外向内包括漏区第二类型缓冲区12以及浓度依次递增的漏区第一类型阱13、漏区第一类型缓冲区14和漏区第一类型浓注入区15，所述漏区第一类型浓注入区15作为漏电极；所述漏区第二类型缓冲区12的浓度为2X IO16CnT3 6X1016cm_3，所述漏区第一类型阱13的浓度为
6X IO16CnT3 I X 1017cnT3，所述漏区第一类型缓冲区14的浓度为3 X IO17CnT3 9 X IO1W,所述漏区第一类型浓注入区15的浓度为4X IO19CnT3 IX 102°CnT3。所述漏区第一类型阱13、漏区第一类型缓冲区14和漏区第一类浓注入区15组成了漏区结终端扩展技术，三者的浓度依次递增，其中漏区第一类型阱13浓度最淡，漏区第一类型缓冲区14浓度次之，漏区第一类浓注入区15的浓度最浓，同时在源区第二类型缓冲区10的外围设有源区第二类型阱11，能起到用来提高器件耐压和调节阈值电压的双层作用。[0035]此外，漏区第二类型缓冲区12能够防止漏区第一类型阱13和源区第一类型阱9之间发生穿通击穿，从而进一步提高击穿电压。所述漏区第一类型缓冲区14用来折衷器件的耐压和工作电流。所述源区结构设置于所述SOI衬底的顶部硅层3中，包括源区第二类型阱11、位于源区第二类型阱11中的源区第二类型缓冲区10、位于所述源区第二类型缓冲区10中的源区第一类型阱9和相邻设置的源区第一类型浓注入区7与源区第二类型浓注入区8源区第一类型阱9与所述源区第一类型浓注入区7相连，所述源区第一类型浓注入区7和源区第二类型浓注入区8共同作为源电极；所述SOI衬底的顶部硅层3的浓度为3 X IO15CnT3 7X 1015cm_3，所述源区第二类型讲11的浓度为8 X IO15CnT3 4X IO16CnT3，所述源区第二类型缓冲区10的浓度为2X1016cm_3 6X1016cm_3，所述源区第一类型阱9的浓度为6X IO16CnT3 I X IO1W,所述源区第一类型浓注入区7的浓度为4X IO19CnT3 IX 102°cnT3，所述源区第二类型浓注入区8的浓度为IX IO2ciCnT3 5X 102°CnT3。由顶部硅层3、源区第二类型阱11和源区第二类型缓冲区10以及源区第二类型浓注入四者一起组成了源区结终端扩展技术，四者的浓度依次递增，三者中顶部硅层3浓度最小，源区第二类型阱11浓度次之，源区第二类型缓冲区10浓度之后，源区第二类型浓注入的浓度最大。与所述漏区结终端扩展技术相结合，一起形成双区结终端扩展技术，进一步提高器件耐压和调节阈值电压的双层作用。所述场氧17设置于所述漏区结构的顶部硅层3上，且位于临近源区结构的一侧；所述双栅氧结构包括相邻设置的薄栅氧25和厚栅氧16，所述薄栅氧25设置于源区第一类型浓注入区7和源区第二类型浓注入8上，所述厚栅氧16设置于所述场氧17和所述薄栅氧25之间。在源区第一类型浓注入区7和源区第二类型浓注入8上方长有常规的薄栅氧25，在所述漏区结构的位于临近源区结构的一侧上设有场氧17，在场氧17和薄栅氧25中间长有厚栅氧16,所述场氧17的厚度为600nm 1500nm,所述厚栅氧16的厚度为300nm 800nm,所述薄栅氧25的厚度为12nm 36nm,厚栅氧16的氧化层厚度介于场氧17和薄栅氧25之间，比场氧17要薄，比薄栅氧25要厚，此器件结构是在双栅氧工艺流程中实现的，厚栅氧17因其提高了栅极的电位使得电路设计时应用更灵活。所述栅极包括相邻设置的多晶栅22和多晶场板23，所述多晶栅22设置于所述厚栅氧16上，所述多晶场板23设置于所述场氧17上；所述多晶栅22和源区第一类型浓注入
7之间设有源区第一类型阱9，能够防止源区结构一侧的沟道因断开而引起器件失效。所述层间介质层24设置于所述SOI衬底表面上；所述铝场板21设置于所述多晶场板23上方的所述层间介质层24上。所述层间介质层24的材质可以为磷硅玻璃。所述铝场板21与所述源电极电性相连。所述层间介质层24覆盖于所述多晶栅22和场氧17上,在磷娃玻璃24和多晶场板23正上方位置设有铝场板21来提高器件的击穿电压，并且铝场板21是与源极18相连接，通过合理布局铝场板的位置和设定铝场板的尺寸可以提高器件的耐压能力。此外，还包括穿过层间介质层24将源电极引出的源引出线18，穿过层间介质层24将漏电极引出的漏引出线20，穿过层间介质层24将栅极引出的栅引出线19等，从而完善基于SOI衬底的高压金属氧化物半导体管的结构。[0044]所述基于SOI衬底的高压金属氧化物半导体管可以为N型高压MOS管或P型高压MOS管，对于N型MOS管则所述第一类型均指N型，所述第二类型均指P型，对于P型MOS管则所述第一类型均指P型，所述第二类型均指N型。图I以P型高压MOS管为例，表示了简要结构示意图。显而易见的是，结构中第一类型换为N型，第二类型换为P型后，显示的是N型高压MOS管的结构，亦在本实用新型的思想范围之内。图2为本实用新型一实施例中基于SOI衬底的高压金属氧化物半导体管的制造方法，具体包括以下步骤步骤SOl :提供SOI衬底，并在所述SOI衬底中形成深沟槽；步骤S02 :在所述SOI衬底中形成源区第二类型阱；步骤S03 :进行离子注入工艺，形成漏区第二类型缓冲区和源区第二类型缓冲区， 所述源区第二类型缓冲区位于所述源区第二类型阱中；步骤S04 :进行离子注入工艺，形成漏区第一类型阱和源区第一类型阱，所述漏区第一类型阱位于所述漏区第二类型缓冲区中，所述源区第一类型阱位于所述源区第二类型缓冲区中；步骤S05 :在所述漏区结构的位于临近源区结构的一侧上形成场氧；步骤S06 :在所述漏区结构和源区结构之间的SOI衬底上形成双栅氧结构，包括相邻设置的厚栅氧和薄栅氧，所述薄栅氧设置于源区第一类型浓注入区和源区第二类型浓注入区上，所述厚栅氧设置于所述场氧和所述薄栅氧之间；步骤S07 :在所述厚栅氧和所述场氧上形成栅极结构，所述栅极结构包括相邻设置的多晶栅和多晶场板，所述多晶栅位于所述厚栅氧上，所述多晶场板位于所述场氧上；步骤S08 :进行离子注入工艺，在所述漏区第一类型阱中形成漏区第一类型缓冲区；步骤S09 :进行离子注入工艺，在所述漏区第一类型缓冲区中形成漏区第一类型浓注入区，在所述源区第二类型缓冲区中形成相邻设置的源区第一类型浓注入区和源区第二类型浓注入区；步骤S 10 :在所述SOI衬底上沉积形成层间介质层，并在所述多晶场板上方的所述层间介质层上形成铝场板。结合图I和图2以下以基于SOI衬底的P型高压金属氧化物半导体管为实施例，则第一类型均为P型，第二类型均为N型。以下本实施例中P型高压MOS管的详细说明本实用新型的制造方法，但所述制造方法并不仅限制实施例中所提供的内容。在步骤SOl中，首先提供SOI衬底，所述SOI衬底包括三层第一层为普通P型掺杂衬底片I，晶向为〈100〉，电阻率为10 20ohm · cm的衬底片，第二层为位于第一层所述P型掺杂衬底片I之上的隐埋氧化层(BOX =Buried Oxide)，隐埋氧化层2可以通过热氧化生形成，较佳的材质为二氧化硅，厚度范围为I 2um，第三层为在第二层所述隐埋氧化层2上设有的N型掺杂的顶部硅层3，所述顶部硅层3的作用类似于外延层，厚度为5 20um，浓度为3X IO15CnT3 7X 1015cm_3。所述P型掺杂衬底片I、隐埋氧化层2和N型掺杂的顶部硅层3三层由下至上依次生长。由以上所述的P型掺杂衬底片I、隐埋氧化层2和N型掺杂的顶部硅层3共同组成的SOI衬底。接着，在所述SOI衬底中形成深沟槽；具体过程为首先在所述SOI衬底的顶部硅层3表面生长二氧化硅，然后在该二氧化硅表面涂覆一层光刻胶，再利用光刻机进行沟槽版的光刻，随后刻蚀掉沟槽区域的二氧化硅，再进行去胶，完成后，用等离子干法刻蚀的各向异性和高选择比技术来刻沟槽，在顶部硅层3上刻出又深又直的沟槽，然后用氢氟酸腐蚀液去除干净表面残留的二氧化硅。对所述顶部硅层3进行完深沟槽刻蚀以后，再用回填工艺把先前刻好的深沟槽填满，采用的工艺技术为全介质隔离技术，能够彻底消除现有技术中体硅电路中存在的寄生闩锁效应。回填工艺的具体实施办法是基于上述进行完深沟槽刻蚀的SOI衬底，先在顶部硅层3表面和深沟槽内同时生长一层比较厚的二氧化硅6，再用低压化学气相淀积一层未掺杂的高阻多晶硅5，淀积完这层高阻多晶硅5后，加上先前沟槽内已经生长的二氧化硅6，从而两层填充物可以把沟槽全部填充满。最后，对所述沟槽进行等离子干法回刻，刻蚀掉所述顶部硅层表面的未掺杂的高阻多晶硅5，只刻蚀掉最表面的未掺杂的多晶硅，沟槽内的未掺杂的多晶硅5被保留了下来。然后在上述二氧化硅6上涂覆一层光刻胶，再利用光刻机进行沟槽保护版的光刻，在沟槽上方用光刻胶覆盖保护住，随后用氢氟酸腐蚀液湿法漂洗干净沟槽外的二氧化硅，最后把光刻胶去除干净。这样沟槽内的二氧化硅6，在光刻胶的保护下被完整的保存了下来。到此步工序为止，就完成了 SOI衬底的深沟槽的全介质隔离工序步骤。 在步骤S02中，在所述SOI衬底中形成源区N型阱11 ;基于前述制备完成的具有深沟槽的全介质隔离的SOI衬底，在顶部硅层3表面生长一层厚度为20nm 50nm的第一氧化硅层，生长温度为800°C 900°C，生长气氛是湿氧，生长时间是30 60分钟；接着，在该20nm 50nm的第一氧化娃层上涂覆一层光刻胶,然后利用光刻机在光刻掩膜层上打开欲形成源区N型阱11的区域；然后，向欲形成所述源区N型阱11的区域注入剂量为I. 0E12 6. 0E12ionS/cm2，且能量为60KeV 120KeV的磷离子；注入结束后用湿法刻蚀的方法，去除上述20nm 50nm的第一氧化硅层上的光刻胶；接着，在扩散炉管里进行高温退火，退火温度为1100°C 1200°C，退火气氛为氮气，退火时间是200 300分钟。在完成退火后，源区N型阱11的浓度范围为8X IO15CnT3 4X 1016cnT3，其中浓度以2X IO1W3为最佳。在步骤S03中，进行离子注入工艺，形成漏区N型缓冲区12和源区N型缓冲区11，所述源区N型缓冲区10位于所述源区N型阱11中；继续在顶部娃层3表面20nm 50nm的第一氧化娃层(图中未标不)上涂覆一层光刻胶，利用光刻机图案化所述光刻胶，以暴露源区N型缓冲区10和漏区N型缓冲区12的区域的第一氧化硅层，第一氧化层能够在后续掺杂离子注入的过程中，保护下方的SOI衬底的顶部硅层3不受损伤；然后，在源区N型缓冲区10和漏区N型缓冲区12的区域注入剂量为2. 0E12 8. 0E12ions/cm2且能量为60KeV 120KeV的磷离子；注入结束后用湿法去胶的方法，去除上述20nm 50nm的二氧化硅上面的光刻胶；在扩散炉管里进行高温退火，退火温度为1100°C 1200°C，退火气氛为氮气，退火时间是100 200分钟，完成退火后，源区N型缓冲区10和漏区N型缓冲区12的浓度范围为2X IO16CnT3 6X 1016cm_3，其中源区N型缓冲区10和漏区N型缓冲区12的浓度以4X IO16CnT3为最佳。在步骤S04中，进行离子注入工艺，形成漏区P型阱14和源区P型阱9，所述漏区P型阱14位于所述漏区N型缓冲区10中，所述源区P型阱9位于所述源区第N型缓冲区12中；继续在顶部娃层3表面所述20nm 50nm的第一氧化娃层上涂覆一层光刻胶,利用光刻机图案化所述光刻胶，以暴露源区P型阱9和漏区P型阱14的区域的第一氧化硅层；在上述源区P型阱9和漏区P型阱14的区域注入剂量为5. 0E12 3E13ionS/cm2且能量为40KeV IOOKeV的硼离子；注入结束后用湿法去胶的方法，去除上述20nm 50nm的第一氧化硅层上面图案化的光刻胶；然后，在扩散炉管里进行高温退火，退火温度为1100°C 1200°C，退火气氛是氮气加小氧的氮氧气氛，退火时间是100 200分钟，完成退火后，源区P型阱9和漏区P型阱14的浓度范围为6X IO1W- I X IO17CnT3并且浓度以8X IO16CnT3为最佳。在步骤S05中在所述漏区结构的位于临近源区结构的一侧上形成场氧17 ;首先用稀氢氟酸漂洗干净顶部硅层表面所述20nm 50nm的第一氧化硅层，重新生长一层厚度为30nm 60nm的第二氧化娃层，生长温度为850°C 1000°C,生长气氛是湿氧，生长时间是30 60分钟；在所述30nm 60nm的二氧化娃上淀积一层厚度为IOOnm 300nm的氮化硅层，采用低压化学气相淀积工艺，淀积温度为700°C 800°C ;然后，在该IOOnm 300nm的氮化硅上涂覆一层光刻胶，利用光刻机形成图案化的光刻胶，以暴露有PMOS管源区结构、漏区结构和双栅结构之外的区域的第二氧化硅层，用胶保护住源区结构、漏区结构和 双栅结构；用等离子干刻法刻蚀掉有源区之外的IOOnm 300nm的氮化硅；用干法去胶和湿法去胶的组合去胶法去除源区结构、漏区结构和双栅结构的光刻胶；在扩散炉管里生长600nm 1500nm的二氧化娃材质的场氧,生长温度为850°C 1000°C,生长气氛是湿氧,生长时间是280 400分钟。在步骤S06中，在所述漏区结构和源区结构之间的SOI衬底上形成双栅氧结构，包括相邻设置的厚栅氧16和薄栅氧25，所述薄栅氧25设置于源区P型浓注入区7和N型浓注入区8上，所述厚栅氧16设置于所述场氧17和所述薄栅氧25之间；在顶部娃层3上涂覆一层光刻胶,利用光刻机形成图案化的光刻胶，以暴露厚栅氧16的区域的氮化硅层；用等离子干刻法刻蚀掉厚栅氧16的区域的氮化硅；用干法去胶和湿法去胶的组合去胶法去除高压PMOS管的厚栅氧16的区域之外的光刻胶；在栅氧炉管里生长300nm 800nm的厚栅氧16，生长温度为900°C 1100°C，采用含氯气态物的掺氯氧化工艺生长，生长时间是50 100分钟；然后，先用稀氢氟酸做前处理，轻微漂洗10秒；其后，再用120°C 200°C的热磷酸把顶部硅层3表面的剩余氮化硅全部去除干净；然后用稀氢氟酸加I号液漂洗120秒，去除原先氮化硅底下的30nm 60nm的第二氧化硅层；最后进栅氧炉管里生长12nm 36nm的薄栅氧25，所述薄栅氧25的生长温度为800°C 950°C，采用含氯气态物的掺氯氧化工艺生长，生长时间是20 60分钟；从而形成了高压PMOS管的双栅氧结构。在步骤S07中，在所述厚栅氧和所述场氧上形成栅极结构，所述栅极结构包括相邻设置的多晶栅和多晶场板，所述多晶栅位于所述厚栅氧上，所述多晶场板位于所述场氧上;利用低压化学气相淀积的方法在顶部娃层3表面上淀积一层厚度为250nm 600nm的多晶硅层；向该250nm 600nm的多晶硅层内注入剂量为5· 0E15 I. 0E16ions/cm2且能量为40KeV IOOKeV的磷离子；然后，在上述多晶硅表面涂覆一层光刻胶，利用光刻机在光刻掩膜层上保护住栅极结构区域，上述栅极区域包括多晶栅极22和多晶场板23的区域，并且多晶栅极22和多晶场板23是短接在一起的，只是分布的位置有所不同，多晶栅极22区域位于厚栅氧16之上，多晶场板23区域位于与厚栅氧16相连的场氧17之上；用等离子干刻法刻蚀掉栅极结构区域之外区域内的多晶硅；最后，用干法去胶和湿法去胶的组合去胶法去除栅极结构的光刻胶。在步骤S08中，进行离子注入工艺，在所述漏区P型阱13中形成漏区P型缓冲区14 ;在顶部娃层3表面生长一层20nm 50nm的第三氧化娃层，生长温度为800°C 900°C,生长气氛是湿氧，生长时间是30 60分钟；接着,在该20nm 50nm的第三氧化娃层上涂覆一层光刻胶，利用光刻机形成图案化的光刻胶以暴露漏区结构上欲形成漏区P型缓冲区14的区域的第三氧化硅层；然后，在P型缓冲区14的区域注入剂量为3. 0E13 I. 3E14ions/cm2且能量为40KeV IOOKeV的硼离子；注入结束后用湿法去胶的方法，去除上述20nm 50nm第三氧化硅层上面剩余的光刻胶；然后，在扩散炉管里进行高温退火，退火温度为1000°C 1150°C，退火气氛是氮气，退火时间是100 200分钟。完成退火后，所述漏区P型缓冲区14的浓度范围为3 X IO17CnT3 9X 1017cm_3，并且浓度以6 X 1017cm_3为最佳。在步骤S09中，进行离子注入工艺，在所述P型缓冲区14中形成漏区P型浓注入区15，在所述源区N型缓冲区10中形成相邻设置的源区P型浓注入区7和源区N型浓注入区8 ；在顶部硅层3表面生长一层IOnm 30nm的第四氧化硅层，生长温度为800°C 9000C，生长气氛是干氧，生长时间是20 60分钟；在所述IOnm 30nm的第四氧化硅层上涂覆一层光刻胶利用光刻机在光刻掩膜层上打开欲形成源区N型浓注入区8的区域；在源区N型浓注入区8的区域注入剂量为4. 0E15 I. 0E16ions/cm2,且能量为80KeV 120KeV的砷离子；然后，用干法去胶和湿法去胶的组合去胶法去除IOnm 30nm的第四氧化硅层上的光刻胶；接着，在扩散炉管里进行高温退火，退火温度为900°C 1000°C，退火气氛是氮气加小氧的氮氧气氛，退火时间是30 60分钟，完成退火后，源区N型浓注入区8的浓度范围为I X IO20Cm-3 5X IO20Cm-3,并且浓度以3X IO20Cm-3为最佳；其后在所述IOnm 30nm的第四氧化硅层上涂覆一层光刻胶，利用光刻机在光刻掩膜层上打开欲形成源区第一类型浓注入区的区域的第四氧化硅层；在欲形成源区P型浓注入区7和漏区P型浓注入区15的区域，注入剂量为I. 0E15 5. 0E15ions/cm2且能量为80KeV 120KeV的二氟化硼离子；然后用干法去胶和湿法去胶的组合去胶法去除IOnm 30nm的第四氧化硅层上的光刻胶；接着在扩散炉管里进行高温退火，退火温度为900°C 1000°C，退火气氛是氮气，退火时间是30 60分钟，完成退火后，源区P型浓注入区7的浓度范围为4X IO19CnT3 I X 102°cm_3，其中浓度以7X IO19CnT3为最佳，所述漏区P型浓注入区15的浓度范围亦为4X IO19CnT3 lX102°cnT3，其中浓度以7X IO19CnT3为最佳。在完成步骤SOl 步骤S09之后基于SOI衬底的高压P型金属氧化物半导体管的工艺制造过程基本完成，再在步骤SlO中，在所述SOI衬底上沉积形成层间介质层，并在介质层中形成接触孔、金属互连线，在所述层间介质层上金属铝场板，铝场板位于所述多晶场板上方，最后形成芯片表面钝化保护层，完成基于SOI衬底的高压P型金属氧化物半导体管的整个制备工艺。显而易见的是，当结构中第一类型换为N型，第二类型换为P型后，即上述实施例描述中N型换位P型，P型换位N型，则显示的是N型高压MOS管的结构，亦在本实用新型的思想范围之内。[0074]综上所述，与现有技术相比，本实用新型所述基于SOI衬底的高压金属氧化物半导体管及制造方法具有如下优点I.本实用新型所述基于SOI衬底的高压金属氧化物半导体管的漏区结构由漏区第一类型阱、漏区第一类型缓冲区和漏区第一类型浓注入三者形成了漏区结终端扩展技术，其中漏区第一类型缓冲区用来折衷器件的耐压和工作电流。源区结构由源区第二类型浓注入区、源区第二类型缓冲区和源区第二类型阱组成，源区第二类型浓注入区、源区第二类型缓冲区、源区第二类型阱和顶部硅层这四者形成了源区结终端扩展技术，其中源区第二类型阱用来提高器件耐压，也能用于调节器件的阈值电压，具有双层作用。通过源区结终端扩展技术和漏区结终端扩展技术一起组合使用，形成了双区结终端扩展技术，比常规单区结终端扩展技术能进一步提高器件耐压，从而减小器件尺寸，缩小版图面积，提升芯片的集成度。2.本实用新型所述基于SOI衬底的高压金属氧化物半导体管的漏区结构的漏区第二类型缓冲区能够防止漏区第一类型阱与源区第一类型阱两者之间的穿通击穿，从而提闻其击穿电压。3.本实用新型所述基于SOI衬底的高压金属氧化物半导体管是基于SOI衬底片结合深沟槽的全介质隔离技术的高压金属氧化物半导体管，采用SOI衬底和深沟槽隔离技术可以彻底消除以往体硅电路中存在的寄生闩锁效应。4.本实用新型所述基于SOI衬底的高压金属氧化物半导体管的制造方法采用双栅氧工艺流程制备的厚栅氧的高压MOS管，其厚栅氧的氧化层厚度可以根据器件使用时栅极电压(范围可从100V 600V)的需求而定，不同于以往的薄栅氧高压器件，其栅极电压往往局限于数字电位5V以内；厚度适中，既提高了器件的可靠性，又避免过厚影响器件的开关速度。5.此外，本实用新型所述基于SOI衬底的高压金属氧化物半导体管的源区结构在多晶场板上方位置设有铝场板，与源极短接，通过巧妙布局铝场板的合理位置以及设计好最佳尺寸，可以提高器件的耐压。虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何所属技术领域中具有通常知识者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视权利要求书所界定者为准。
权利要求1.一种基于SOI衬底的高压金属氧化物半导体管，包括， SOI衬底； 深沟槽，设置于所述SOI衬底中； 漏区结构，设置于所述SOI衬底中，所述漏区结构由外向内包括漏区第二类型缓冲区以及浓度依次递增的漏区第一类型阱、漏区第一类型缓冲区和漏区第一类型浓注入区，所述漏区第一类型浓注入区作为漏电极； 源区结构，设置于所述SOI衬底中，包括源区第二类型阱、位于源区第二类型阱中的源区第二类型缓冲区、位于所述源区第二类型缓冲区中的源区第一类型阱和相邻设置的源区第一类型浓注入区与源区第二类型浓注入区，源区第一类型阱与所述源区第一类型浓注入区相连，所述源区第一类型浓注入区和源区第二类型浓注入区共同作为源电极； 场氧，设置于所述漏区结构上，位于临近源区结构的一侧； 栅氧，设置于所述场氧与源区第一类型浓注入区之间； 栅极，包括相邻设置的多晶栅和多晶场板，所述多晶栅设置于所述栅氧上，所述多晶场板设置于所述场氧上； 层间介质层，设置于所述SOI衬底表面上。
2.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述漏区第二类型缓冲区的浓度为2X IO16CnT3飞X 1016cm_3，所述漏区第一类型阱的浓度为6 X IO16CnT3 I X 1017cnT3，所述漏区第一类型缓冲区的浓度为3 X IO17CnT3 9 X 1017cnT3，所述漏区第一类型浓注入区的浓度为4X 1019cm_3 l X IO20Cm-30
3.如权利要求2所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述漏区第二类型缓冲区的浓度为4X 1016cm_3，所述漏区第一类型阱的浓度为8X 1016cm_3，所述漏区第一类型缓冲区的浓度为6X1017cm_3，漏区第一类型浓注入区的浓度为7X1019cm_3。
4.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述源区第二类型阱的浓度为8X IO15CnT3IX 1016cm_3，所述源区第二类型缓冲区的浓度为2 X IO16CnT3 6 X 1016cnT3，所述源区第一类型阱的浓度为6 X IO16CnT3 I X 1017cnT3，所述源区第一类型浓注入区的浓度为4X1019Cm_3 lX102°Cm_3，所述源区第二类型浓注入区的浓度为I X102Clcm_3 5 X102Clcm_3。
5.如权利要求4所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述源区第二类型阱的浓度为2X1016cm_3，所述源区第二类型缓冲区的浓度为4X1016cm_3，源区第一类型阱的浓度为8 X IO16Cm-3,源区第一类型浓注入区的浓度为7 X 1019cm_3，源区第二类型浓注入区的浓度为3X 102°cnT3。
6.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述场氧的厚度为600nm 1500nm。
7.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述栅氧采用双栅氧结构，包括相邻设置的薄栅氧和厚栅氧，所述薄栅氧设置于源区第一类型浓注入区和源区第二类型浓注入区上，所述厚栅氧设置于所述场氧和所述薄栅氧之间。
8.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述厚栅氧的厚度为300nnT800nm,所述薄栅氧的厚度为12nnT36nm。
9.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述SOI衬底由底向上依次包括第一类型的衬底片、隐埋氧化层和第二类型的顶部硅层。
10.如权利要求9所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述隐埋氧化层的厚度为lunT2um。
11.如权利要求9所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述顶部娃层厚度为5unT20um。
12.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述深沟槽的深度为5unT20um。
13.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述层间介质层的材质为磷娃玻璃。
14.如权利要求I所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述多晶场板上方的所述层间介质层上设置了铝场板，所述铝场板与所述源电极电性相连。
15.如权利要求I至14中任意一项所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述第一类型为P型，所述第二类型为N型。
16.如权利要求I至14中任意一项所述的基于SOI衬底的高压金属氧化物半导体管，其特征在于，所述第一类型为N型，所述第二类型为P型。
专利摘要本实用新型提供一种基于SOI衬底的高压金属氧化物半导体管，基于SOI衬底片结合深沟槽的全介质隔离技术，能够彻底消除以往体硅电路中存在的寄生闩锁效应。采用双栅氧工艺流程制备的厚栅氧的高压MOS管，可靠性好，开启电压得到提高。所述高压MOS管的漏区结构中形成漏区结终端扩展技术，所述高压MOS管的源区结构中形成了源区结终端扩展技术，用于调节器件的阈值电压，具有双层作用。源区结终端扩展技术和漏区结终端扩展技术一起组合使用，形成了双区结终端扩展技术，进一步提高器件耐压，从而减小器件尺寸，缩小版图面积，提升芯片的集成度。源区结构在多晶场板上方位置设有铝场板，与源极短接，可以提高器件的耐压。
文档编号H01L29/78GK202633319SQ20122012444
公开日2012年12月26日 申请日期2012年3月28日 优先权日2012年3月28日
发明者俞国强, 张邵华 申请人:杭州士兰微电子股份有限公司