半导体装置及其制造方法

半导体装置及其制造方法
【专利摘要】本发明的半导体装置包括由宽带隙半导体构成的半导体层和与所述半导体层的表面相接的肖特基电极，所述半导体层包括形成所述半导体层的所述表面的漂移层和形成在所述漂移层的表层部、具有比所述漂移层高的电阻的高电阻层，所述高电阻层通过在从所述半导体层的所述表面注入杂质离子之后进行小于1500℃的退火处理而形成。
【专利说明】半导体装置及其制造方法
【技术领域】
[0001]本发明涉及具备由宽带隙(wide band gap)半导体构成的肖特基势鱼二极管(Schottky barrier diode)的半导体装置及其制造方法。
【背景技术】
[0002]以往，电机控制系统、电力变换系统等主要在各种功率电子学领域中的系统中使用的半导体装置(半导体功率器件)受到瞩目。
[0003]例如，专利文献I公开了采用SiC的肖特基势垒二极管。专利文献I的肖特基势垒二极管包括:将(000 -1)面作为主面的η型4H — SiC大块衬底(bulk substrate);生长在大块衬底的主面的η型的外延层(epitaxial layer);形成在外延层的表面((000 —I)面)，使外延层的表面部分地露出的氧化膜；以及形成在氧化膜的开口内，对外延层进行肖特基接合的肖特基电极。
[0004]现有技术文献 专利文献
专利文献1:特开2005 — 79339号公报。

【发明内容】

[0005]用于解决课题的方案
本发明的半导体装置包括:由宽带隙半导体构成的半导体层；以及与所述半导体层的表面相接的肖特基电极，所述半导体层包括:形成所述半导体层的所述表面的漂移层(drift layer);以及形成在所述漂移层的表层部，具有比所述漂移层高的电阻的高电阻层，通过在从所述半导体层的所述表面注入杂质离子后进行小于1500°C的退火处理，从而形成所述高电阻层。
[0006]宽带隙半导体与硅相比具有非常高的击穿电压。根据该性能，使用宽带隙半导体的半导体装置能发挥高的耐压性能。这是因为，宽带隙半导体与硅相比绝缘破坏电场强度非常高。因此，通过使用肖特基势垒二极管构造，从而能设计比较高的反向电压的器件。
[0007]然而，当在肖特基势垒二极管施加高的反向电压时，即使二极管不被击穿(breakdown),也会在宽带隙半导体施加高的电场。因此，当以减低肖特基势鱼二极管的正向电压的目的降低肖特基电极与宽带隙半导体之间的肖特基势垒的高度(势垒高度(barrierheight))时，起因于宽带隙半导体内的强的电场强度，在施加反向电压时越过该肖特基势垒而流过的漏电流(反向漏电流)会增加。
[0008]根据防止反向漏电流的增加的观点，在使用宽带隙半导体的肖特基势垒二极管中，需要使得不会施加高的反向电压，进而需要将势垒高度提高到某种程度。其结果是，存在不能有效地利用即使对高的反向电压也能防止击穿的宽带隙半导体的耐压性能的问题。
[0009]在此，本发明的发明人研究了施加反向电压时的电场强度的分布。首先，当在由未形成有高电阻层的宽带隙半导体构成的半导体层施加反向电压时，通常，电场强度随着从半导体层的背面朝向表面而变强。该电场强度在半导体层的表面变得最大。
[0010]因此，在使肖特基电极在这样的构造的半导体层的表面进行肖特基接合而降低了该肖特基电极与半导体层之间的肖特基势垒的高度(势垒高度)的肖特基势垒二极管中，在半导体层的表面中的电场强度强。因此，在施加接近击穿电压的反向电压时，减低越过该肖特基势垒而流过的反向漏电流是困难的。
[0011]因此，根据本发明，在半导体层(漂移层)的表层部形成有高电阻层。由此，能减弱半导体层的表面中的电场强度。因为施加反向电压时的半导体层的表面中的电场强度弱，所以，即使降低与半导体层的表面相接的肖特基电极与半导体层之间的势垒高度，也能减低反向漏电流。即，因为即使施加接近击穿电压的反向电压也能可靠地减低反向漏电流，所以，能充分地有效利用宽带隙半导体的耐压性能。此外，因为能降低势垒高度，所以能减低正向电压。
[0012]进而，因为通过在从半导体层的表面注入杂质离子后进行小于1500°C的退火处理而形成有高电阻层，所以，能减低退火处理时的宽带隙半导体的升华量。其结果是，能抑制在半导体层的表面中产生梯束(step bunching),因此,能良好地维持半导体层的表面的平坦性。
[0013]另外，该小于1500°C的退火处理，意味着虽然通过注入的杂质离子的碰撞使在宽带隙半导体的晶体结构中产生的缺陷恢复(晶体性恢复)，但是不使注入的杂质离子活化的程度的退火处理。
[0014]此外，在本发明中所谓肖特基电极，是包括在半导体层之间形成有肖特基势垒的金属电极、由具有与半导体层的带隙不同的带隙的异种半导体构成、对半导体层进行异质结接合(利用带隙差在半导体层之间形成电位势垒的接合)的半导体电极的任一个的概念。以下，在这一项中，将肖特基接合和异质结接合统称为“肖特基接合”，将由肖特基势垒和异质结接合形成的电位势垒(异质结势垒)统称为“肖特基势垒”，将金属电极和半导体电极统称为“肖特基电极”。
[0015]此外，优选通过在所述高电阻层的退火处理后，在所述半导体层与所述肖特基电极之间施加反向的击穿电压以上的电压，从而得到本发明的半导体装置。
[0016]由此，能进一步减低反向漏电流。
[0017]此外，在本发明的半导体装置中，优选所述半导体层由SiC构成，具有由Si面构成的所述表面，在所述半导体层的由Si面构成的所述表面不形成与位错缺陷匹配的凹坑(pit)。
[0018]此外，在本发明的半导体装置中，优选所述半导体层的所述表面中的与所述肖特基电极的接合界面的表面粗糙度Rms为Inm以下。
[0019]此外，在本发明的半导体装置中，优选所述半导体层的倾斜角为4°以下。
[0020]此外，在本发明的半导体装置中，优选高电阻层的杂质的活化率小于5%，优选高电阻层的薄膜电阻为1ΜΩ/□以上。
[0021]此外，在本发明的半导体装置中，优选在所述漂移层具有在施加反向电压时施加第一电场的第一导电型的第一部分和施加相对于该第一电场相对高的第二电场的第一导电型的第二部分的情况下，所述肖特基电极包括在所述第一部分之间形成有第一肖特基势垒的第一电极和在所述第二部分之间形成有相对于所述第一肖特基势垒相对高的第二肖特基势垒的第二电极。
[0022]在本发明中，虽然能通过高电阻层来抑制半导体层中的电场集中，但是，有时在漂移层存在像第一部分与第二部分的关系那样相对地电场强度高的部分和低的部分。
[0023]因此，像上述的那样，只要根据施加反向电压时的半导体层的电场分布来适当地选择肖特基电极，就能在施加反向电压时施加相对高的第二电场的第二部分中通过比较高的第二肖特基势垒来抑制反向漏电流越过该势垒而流过的情况。另一方面，在施加相对低的第一电场的第一部分中，即使降低肖特基势垒的高度，反向漏电流越过该肖特基势垒的可能性也很少。因此，通过做成为比较低的第一肖特基势垒，从而能在施加正向电压时以低电压优先地流过电流。因此，通过该结构，能高效地进行反向漏电流及正向电压的减低。
[0024]而且，优选所述漂移层的所述第一部分例如形成在所述漂移层的所述表层部中的所述高电阻层的周缘部，所述漂移层的所述第二部分例如形成在所述漂移层的所述表层部中与所述周缘部相邻的部分。
[0025]此外，在本发明的半导体装置中，优选在所述漂移层包括具有第一杂质浓度的基极漂移层和形成在所述基极漂移层上、具有相对于所述第一杂质浓度相对高的第二杂质浓度的低电阻漂移层的情况下，所述高电阻层以其最深部位于所述低电阻漂移层的中间的方式形成，将所述半导体层的一部分作为单位单元进行划分。
[0026]在高电阻层中划分的单位单元中，能流过电流的区域(电流路径)被限制。因此，当半导体层中的形成单位单元的部分的杂质浓度低时，存在单位单元的电阻值变高的可能性。因此，像上述的那样，通过以使最深部位于低电阻漂移层的中间的方式形成高电阻层，从而能以低电阻漂移层形成单位单元的全部或一部分。因此，在形成有该低电阻漂移层的部分中，即使电流路径变窄，也能通过具有比较高的第二杂质浓度的低电阻漂移层抑制电阻值的上升。其结果是，能谋求单位单元的低电阻化。
[0027]此外，关于所述基极漂移层的所述第一杂质浓度，可以随着从所述半导体层的背面朝向所述表面而减少。此外，关于所述低电阻漂移层的所述第二杂质浓度，可以随着从所述半导体层的背面朝向所述表面是恒定的，也可以随着从所述半导体层的背面朝向所述表面而减少。
[0028]此外，优选所述漂移层还包括表面漂移层，所述表面漂移层形成在所述低电阻漂移层上，具有相对于所述第二杂质浓度相对低的第三杂质浓度。
[0029]通过该结构，能减小半导体层的表层部的杂质浓度，因此，能减低在施加反向电压时施加在半导体层的表层部的电场强度。其结果是，能进一步减低反向漏电流。
[0030]此外,所述半导体层可以还包括SiC衬底和缓冲层(buffer layer),所述缓冲层形成在所述SiC衬底上，具有相对于所述第一杂质浓度相对高的第四杂质浓度。
[0031]此外，所述高电阻层可以包括呈带(strip)状形成的带层，也可以包括呈晶格状形成的晶格层。
[0032]此外，漂移层和高电阻层可以示出相互不同的导电型，也可以示出相互相同的导电型。作为具体的组合，可以是(漂移层:n型、高电阻层:p型)、(漂移层:p型、高电阻层:n型)、(漂移层和高电阻层全都是η型)以及(漂移层和高电阻层全都是P型)的任一种。
[0033]此外，优选为了形成高电阻层而注入到半导体层的杂质离子包含硼离子。
[0034]因为硼离子是比较轻的离子，所以，能简单地从半导体层的表面注入到深的位置。因此，能在相对于半导体层的表面浅的位置到深的位置的广泛的范围内简单地控制高电阻层的深度。
[0035]此外，宽带隙半导体(带隙为2eV以上)例如是绝缘破坏电场比lMV/cm大的半导体，具体地说，是SiC (例如，4H - SiC，绝缘破坏电场为大约2.8MV/cm,带隙的宽度为大约
3.26eV)、GaN (绝缘破坏电场为大约3MV/cm，带隙的宽度为大约3.42eV)、钻石(绝缘破坏电场为大约8MV/cm，带隙的宽度为大约5.47eV)等。
[0036]此外，本发明的半导体装置的制造方法包括:形成由宽带隙半导体构成、包括形成其表面的漂移层的半导体层的工序；通过从所述半导体层的所述表面对所述漂移层选择性地注入杂质离子，从而在所述漂移层的表层部形成高浓度杂质层的工序；通过在小于1500°C下对所述半导体层进行退火处理，从而使所述高浓度杂质层变质为具有比所述漂移层高的电阻的高电阻层的工序；以及以与所述半导体层的所述表面相接的方式形成肖特基电极的工序。
[0037]通过该方法，能制造本发明的半导体装置。即，根据由该方法制造的半导体装置，能一边减低反向漏电流，一边降低势垒高度而减低正向电压。此外，还能良好地维持半导体层的表面的平坦性。
[0038]此外，在本发明的半导体装置的制造方法中，优选还包括在所述半导体层与所述肖特基电极之间施加反向的击穿电压以上的电压的工序。
[0039]此外，在形成所述半导体层的工序为形成由SiC构成、具有由Si面构成的所述表面的半导体层的工序的情况下，本发明的半导体装置的制造方法优选还包括通过将所述半导体层的所述表面暴露于O2等离子体，从而对形成有所述高浓度杂质层的所述表面进行第
一清洁处理的工序。
[0040]在由本发明的半导体装置的制造方法得到的半导体装置中，在为了形成高电阻层而注入杂质离子时，半导体层的表面会受到损伤。因此，在注入离子后，需要进行以变得光滑的方式对受到损伤的表面进行改善的清洁处理。一般来说，清洁处理通过对半导体层的表面进行热氧化而形成牺牲氧化膜、剥离该牺牲氧化膜而进行。
[0041]然而，在接合有肖特基电极的器件面为Si面的情况下，在半导体层中，从与在厚度方向上传播的贯通位错(位错缺陷)匹配的位置起首先对半导体层开始进行氧化，进而，存在该部分的热氧化速度比其它部分快的氧化速度的各向异性。其结果是，在剥离了牺牲氧化膜之后的半导体层的表面(Si面)中，在与位错缺陷匹配的位置会形成凹坑(小的凹陷)，因此，存在不能使半导体层的表面平坦的问题。此外，起因于注入了杂质离子的区域(形成有高电阻层的区域)与该区域以外的区域的杂质浓度之差，在这些区域之间氧化速度也不同，因此，还存在热氧化后在这些区域之间产生台阶的问题。
[0042]因此，根据本发明的一个实施方式的方法，通过O2等离子体的照射来进行注入杂质离子后的第一清洁处理。因此，能防止在第一清洁处理后的半导体层的表面中产生与位错缺陷匹配的凹坑。此外，还能防止在漂移层与高电阻层之间在半导体层的表面产生台阶。其结果是，能良好地维持半导体层的表面的平坦性，因此，能提高半导体层与肖特基电极的接合性。
[0043]此外，优选本发明的半导体装置的制造方法还包括:在所述半导体层的所述表面形成场绝缘膜的工序；通过蚀刻，在所述场绝缘膜形成使所述半导体层的所述表面露出的接触孔(contact hole)的工序；以及通过将所述半导体层的所述表面暴露于O2等离子体，从而对在所述接触孔露出的所述半导体层的所述表面进行第二清洁处理的工序，形成所述肖特基电极的工序包括以与在所述接触孔露出、进行了所述第二清洁处理之后的所述半导体层的所述表面相接的方式形成所述肖特基电极的工序。
[0044]根据该方法，因为通过O2等离子体的照射对由于蚀刻而受到损伤的半导体层的表面进行第二清洁处理，所以能防止在进行第二清洁处理后的半导体层的表面中产生与位错缺陷匹配的凹坑。此外，能防止在漂移层与高电阻层之间，在半导体层的表面产生台阶。
[0045]此外，在本发明的半导体装置的制造方法中，优选形成所述高浓度杂质层的工序包括对所述漂移层以IXlO14cnT2以上的剂量注入所述杂质离子的工序。
[0046]通过该方法，能进一步提高半导体装置的耐压。
[0047]此外，形成所述高浓度杂质层的工序，可以包括通过使注入能量变化，从而从所述半导体层的所述表面到规定的深度经多个阶段注入所述杂质离子的多阶段注入工序，也可以包括从所述半导体层的所述表面对规定的深度的位置注入所述杂质离子的一阶段注入工序。
【专利附图】

【附图说明】
[0048]图1是本发明的一个实施方式的肖特基势垒二极管的平面图。
[0049]图2是从图1的剖面线A — A观察的截面图。
[0050]图3是用于说明外延层的位错缺陷的图。
[0051]图4是用于说明产生凹坑的过程的图。
[0052]图5是无高电阻层的情况下的电场强度的分布图(仿真数据)。
[0053]图6是有高电阻层的情况下的电场强度的分布图(仿真数据)。
[0054]图7是肖特基势垒二极管的试制品(无高电阻层)的截面图。
[0055]图8是肖特基势垒二极管的试制品(有高电阻层)的截面图。
[0056]图9是示出所述肖特基势垒二极管的反向漏电流与施加电压的关系(施加击穿电压前)的曲线图。
[0057]图10是示出所述肖特基势垒二极管的反向漏电流与施加电压的关系(施加击穿电压后)的曲线图。
[0058]图11是未进行退火处理的外延层的表面的截面外形。
[0059]图12是在1450°C进行退火处理的外延层的表面的截面外形。
[0060]图13是在1600°C进行退火处理的外延层的表面的截面外形。
[0061]图14是示出肖特基势垒二极管的正向电流与施加电压的关系的曲线图。
[0062]图15是示出肖特基势垒二极管的反向漏电流与施加电压的关系的曲线图。
[0063]图16是放大了图6所示的电场强度的分布图的图。
[0064]图17是示出图16的单位单元的表面中的各位置与电场强度的关系的曲线图。
[0065]图18是用于说明所述衬底和所述外延层的杂质浓度的图。
[0066]图19是表示4H - SiC的晶体结构的单元晶格的示意图。
[0067]图20A是示出图2的肖特基势垒二极管的制造工序的一部分的图。
[0068]图20B是示出图20A的下一个工序的图。[0069]图20C是示出图20B的下一个工序的图。
[0070]图20D是示出图20C的下一个工序的图。
[0071]图20E是示出图20D的下一个工序的图。
[0072]图20F是示出图20E的下一个工序的图。
[0073]图20G是示出图20F的下一个工序的图。
[0074]图20H是示出图20G的下一个工序的图。
[0075]图21是示出高电阻层的平面形状的变形例的图。
【具体实施方式】
[0076]以下，参照附图详细地说明本发明的实施方式。
[0077]〈肖特基势垒二极管的整体结构〉
图1是本发明的一个实施方式的肖特基势垒二极管的平面图。图2是从图1的剖面线A 一 A观察的截面图。
[0078]作为半导体装置的肖特基势垒二极管I是采用了 4H - SiC的肖特基势垒二极管。4H - SiC是绝缘破坏电场为大约2.8MV/cm、带隙的宽度为大约3.26eV的宽带隙半导体。肖特基势垒二极管I例如是俯视正方形的芯片状，图1的纸面中的上下左右方向的长度分别是几mm左右。
[0079]肖特基势垒二极管I具备由作为半导体层的一个例子的η.型的SiC构成的衬底2(SiC衬底)。衬底2的厚度例如是50μπι?600μπι。此外，优选衬底2的倾斜角为4°以下。另外，作为η型杂质,例如能使用N (氮)、Ρ (磷)、As (砷)等。
[0080]在衬底2的背面3 ((000 - 1)C面)以覆盖其整个区域的方式形成有作为欧姆电极的阴极电极4。阴极电极4由与η型的SiC进行欧姆接触的金属(例如，Ti/Ni/Ag、Ti/Ni/Au/Ag)构成。
[0081]在衬底2的表面5 ((0001) Si面)形成有由作为半导体层的一个例子的η型SiC构成的外延层6。另外，衬底2的表面5也可以是Si面((0001)面)以外的面方位。
[0082]外延层6具有缓冲层7与3层构造的漂移层从衬底2的表面5起以该顺序层叠而形成的构造。3层构造的漂移层包括基极漂移层8、低电阻漂移层9以及表面漂移层10。缓冲层7形成外延层6的背面11 ((000 — DC面),与衬底2的表面5相接。另一方面，表面漂移层10形成外延层6的表面12 ((0001) Si面)。
[0083]外延层6的总厚度T例如是3μπι?ΙΟΟμπι。此外，缓冲层7的厚度&例如是0.1 μ m?I μ m。基极漂移层8的厚度t2例如是2 μ m?100 μ m。低电阻漂移层9的厚度t3例如是I μ m?3 μ m。表面漂移层10的厚度t4例如是0.2 μ m?0.5 μ m。
[0084]外延层6的表面12例如是表面粗糙度Rms为Inm以下,优选为0.1nm?0.5nm的平坦面。表面粗糖度Rms (Root mean square:均方根)例如能基于用AFM (Atomic ForceMicroscope:原子力显微镜)对外延层6的表面12进行摄影的实测值算出。S卩，外延层6的表面12是具有上述范围的表面粗糙度Rms的平坦性优良的面，未形成与外延层6的位错缺陷匹配的凹坑。
[0085]使用图3和图4对外延层6的位错缺陷和凹坑进行说明。如图3所示，起因于衬底2与缓冲层7的晶格失配、热膨胀系数的差等，在外延层6分布有从其背面11(衬底2的表面5)朝向表面12在厚度方向上传播的贯通位错D (位错缺陷)。贯通位错D的密度例如是 IXlO2 ?5X IO4CnT2。
[0086]像本实施方式那样，在外延层6的表面12为(0001) Si面的情况下，如图4所示，当对表面12进行热氧化而形成氧化膜时，从表面12中的与贯通位错D匹配的位置起首先开始氧化，进而，该部分的氧化比其它部分快速进行。即，存在氧化速度的各向异性。其结果是，在剥离了该氧化膜之后的外延层6的表面12中，与贯通位错D匹配的位置局部性地凹陷而形成凹坑。
[0087]在本实施方式中，像后述的那样，不经过如图4所示的对表面12进行热氧化的过程而制作肖特基势垒二极管I。因此，在得到的肖特基势垒二极管I的外延层6的表面12，不存在与位错缺陷匹配的凹坑。
[0088]此外，在外延层6的表面12具有使外延层6的一部分作为活性区域13而露出的接触孔14，形成有覆盖包围着该活性区域13的场区域15的场绝缘膜16。场绝缘膜16例如由SiO2 (氧化硅)构成。此外，场绝缘膜16的厚度例如为0.5 μ m?3 μ m。
[0089]在活性区域13中，在外延层6的表面12侧，从该表面12贯通表面漂移层10形成有最深部位于低电阻漂移层9的中间的高电阻层17。高电阻层17例如是带状。带状的高电阻层17通过沿肖特基势垒二极管I的一组对边的相向方向呈直线状延伸的多个高电阻层17互相空开间隔平行地排列而形成。互相相邻的高电阻层17的中央间的距离(单位单元18的间距P)例如是2μπι?20μπι。此外，各高电阻层17的深度D1 (从外延层6的表面12到高电阻层17的最深部的距离)例如是1000Α?10000Α。此外，与各高电阻层17的长尺寸方向正交的宽度W1为0.1 μ m?10 μ m。另外，作为用于形成高电阻层17的杂质，例如，能使用B (硼)、A1 (铝)、Ar (氩)等。
[0090]由此，在外延层6呈带状形成有通过被互相相邻的高电阻层17夹着而进行划分的单位单元18 (线单元)。在各单位单元18中，占据其大半区域的基极部由低电阻漂移层9形成，相对于基极部表面12侧的表层部由表面漂移层10形成。
[0091]划分单位单元18的高电阻层17是具有比各漂移层8?10高的电阻的层。例如，高电阻层17的薄膜电阻为1ΜΩ/ □以上。
[0092]在本实施方式中，例如，通过使以lX1017cm_3?5X102°cm_3的浓度含有的高电阻层17的杂质的活化率小于5%，优选为0%?0.1%，从而实现上述的范围的薄膜电阻。另夕卜，所谓杂质的活化率，表示相对于在肖特基势垒二极管I的制造工序中注入到外延层6的杂质离子的全部数量，进行活化的杂质离子的个数的比例。
[0093]在场绝缘膜16上形成有阳极电极19。阳极电极19具有作为肖特基电极的一个例子的肖特基金属20与接点金属(contact metal)21的2层构造。肖特基金属20在场绝缘膜16的接触孔14内与外延层6接合。接点金属21与肖特基金属20层叠。
[0094]肖特基金属20包括作为第一电极的一个例子的第一金属22和作为第二电极的一个例子的第二金属23。第一金属22形成在各单位单元18的表面。第二金属23横跨在相互相邻的高电阻层17之间，覆盖被这些高电阻层17夹着的单位单元18的表面的第一金属22。
[0095]第一金属22在各单位单元18的表面中的被互相相邻的高电阻层17的周缘部24夹着的中央部25中沿高电阻层17的长尺寸方向呈直线状形成。[0096]第二金属23以覆盖活性区域13整体的方式形成，埋入到场绝缘膜16的接触孔
14。第二金属23与各单位单元18的表面中的周缘部24相接。此外，第二金属23以从上方覆盖场绝缘膜16中的接触孔14的周缘部的方式向该接触孔14的外侧呈凸缘状突出。即，场绝缘膜16的周缘部遍及全周从其上下两侧被外延层6 (表面漂移层10)和第二金属23夹着。因此，外延层6中的肖特基接合的外周区域(即，场区域15的内缘部)被由SiC构成的场绝缘膜16的周缘部所覆盖。
[0097]接点金属21是在阳极电极19中在肖特基势垒二极管I的最表面露出、接合有接合线(bonding wire)等的部分。接点金属21例如由Al (招)构成。此外，接点金属21与肖特基金属20 (第二金属23)同样地，以从上方覆盖场绝缘膜16中的接触孔14的周缘部的方式，向该接触孔14的外侧呈凸缘状突出。[0098]在场区域15中，在外延层6的表面12侧形成有护圈(guard ring) 26。护圈26从外延层6的表面12贯通表面漂移层10，最深部位于低电阻漂移层9的中间。在俯视中，护圈26以横跨场绝缘膜16的接触孔14的内外的方式(横跨活性区域13和场区域15的方式)沿该接触孔14的轮廓形成。因此，护圈26包括向接触孔14的内侧突出的内侧部分28和向接触孔14的外侧突出的外侧部分29。内侧部分28与接触孔14内的作为阳极电极19(第二金属23)的终端部的外缘部27相接。外侧部分29夹着场绝缘膜16的周缘部与阳极电极19 (第二金属23)相向。
[0099]护圈26的内侧部分28的宽度W2是20 μ m~80 μ m，护圈26的外侧部分29的宽度％是211111~20μπι。此外，护圈26的从外延层6的表面12起的深度D2例如是与高电阻层17相同的深度(例如，1000A~10000A)。
[0100]此外，护圈26与高电阻层17同样地是具有比各漂移层8~10高的电阻的层。即，在护圈26中，薄膜电阻为1ΜΩ/ □以上，杂质的活化率小于5% (优选是0%~0.1%).[0101]在肖特基势垒二极管I的最表面形成有例如由氮化硅(SiN)构成的表面保护膜30。在表面保护膜30的中央部形成有使阳极电极19 (接点金属21)露出的开口 31。接合线等经由该开口 31与接点金属21接合。
[0102]在该肖特基势垒二极管I中，能通过在阳极电极19施加正电压、在阴极电极4施加负电压而设为正向偏置状态，从而从阴极电极4向阳极电极19经由外延层6的活性区域13使电子(载流子)移动而流过电流。
[0103]〈高电阻层的导入效果〉
参照图5~图10，对通过在外延层6形成高电阻层17而减低反向漏电流和正向电压的效果进行说明。
[0104]( I)电场强度的分布的分析
首先，通过仿真对在外延层施加反向电压时的电场强度的分布进行分析。将结果示于图5和图6。在图5和图6中,对与图2所不的各部分相当的部分标注与这些各部分所标注的附图标记相同的附图标记。
[0105]像以下那样设计图5和图6的构造。
[0106]η.型衬底 2:浓度=I X 1019cm_3、厚度=I μ m ;
n_型外延层6:浓度=I X 1016cm_3、厚度T = 5 μ m ;
高电阻层17:峰值浓度=lX102°cm_3、活化率I %、深度D1 = 3000A、宽度W1 = I μ m。[0107]然后，对在分别具有图5和图6的构造的肖特基势垒二极管I的阳极一阴极间施加反向电压(600V)时的外延层6内的电场强度分布进行仿真。作为仿真器，使用Synopsys社制的TCAD (产品名称)。
[0108]如图5所示，能确认，在未形成高电阻层17的肖特基势垒二极管中，随着从外延层6的背面11朝向表面12，电场强度变强，在外延层6的表面12变得最大(1.5X106V/cm左右)。
[0109]与此相对地，如图6所示，能确认，在形成有高电阻层17的肖特基势垒二极管中，通过形成高电阻层17构造，在被互相相邻的高电阻层17所夹着的部分(单位单元18)的周缘部24中的电场强度减弱。具体地说，单位单元18的周缘部24的电场强度为0.5 X IO6V/cm?0.7X106V/cm左右，单位单元18的中央部25的电场强度为1.5X106V/cm左右。即，在图6的肖特基势垒二极管中，即使降低与外延层6的表面12 (单位单元18的表面)相接的阳极电极19 (肖特基金属20)与外延层6之间的势垒高度，施加了与击穿电压接近的反向电压时的单位单元18的周缘部24中的电场强度也弱。因此，能确认，至少在周缘部24中，能减低越过势垒高度的反向漏电流，因此，其结果是，能减低反向漏电流的绝对量。
[0110]根据以上，能确认，在图1和图2的肖特基势垒二极管I中，能一边减低反向漏电流，一边降低势鱼高度而减低正向电压。
[0111](2)反向漏电流的分析
接着，实际制作肖特基势垒二极管的试制品，通过使用该试制品来测定反向漏电流，从而分析反向漏电流的减低量。将试制品的构造示于图7和图8，将漏电流的实测值示于图9和图10。在图7和图8中，对与图2所示的各部分相当的部分标注与这些各部分所标注的附图标记相同的附图标记。
[0112]像以下那样制作图7和图8的试制品。
[0113]在n+型衬底2 (浓度=I X 1019cm_3、厚度=250 μ m、芯片尺寸=1.44mm角)上生长rT型外延层6 (浓度=I X 1016cnT3、厚度T = 3.5 μ m)。接着,经由呈规定的形状进行构图的硬膜(hard mask) (SiO2)从外延层6的表面12朝向内部以注入能量=180keV、剂量=IX IO15CnT2注入硼(B)离子。此后，在1150°C对外延层6进行30分钟热处理(退火处理)。由此，在外延层6的表层部同时形成高电阻层17 (深度D1 = 4500A、宽度W1 = Ιμπκ单位单元的间距P = 4μπκ只在图8)和护圈26。然后，在外延层6的表面12形成场绝缘膜16(SiO2、厚度=15000Α),以露出1.2_角的活性区域13的方式进行构图。接着，形成阳极电极19。使阳极电极19为如下的层叠构造，即，从外延层6的表面12起依次为Ti/TiN/Al。在形成阳极电极19后，在衬底2的背面3形成从该背面3起依次以Ti/Ni/Au/Ag的顺序层叠的阴极电极4。
[0114]然后，测定在图7和图8各自的肖特基势垒二极管的阳极一阴极间施加OV?600V的反向电压I时流过的漏电流。将结果示于图9。
[0115]接着,在图7和图8各自的肖特基势鱼二极管的阳极一阴极间施加IOmsec.反向的击穿电压(980V)。此后，与上述同样地，测定在图7和图8各自的肖特基势垒二极管的阳极一阴极间施加OV?600V的反向电压\时流过的漏电流。将结果示于图10。
[0116]如图9所示，能确认，在未形成高电阻层17的肖特基势垒二极管中，随着从400V向600V提升电压，漏电流会增加，在600V流过1X10_6A左右的漏电流。即使在肖特基势垒二极管施加击穿电压，也如图10所示，该漏电流的量基本未减低。
[0117] 与此相对地，在形成有高电阻层17的肖特基势垒二极管中，如图9所示，在400V附近的漏电流为与前者(“无高电阻层17”)的情况大致相同的大小(1X10_8A左右)。然而，能确认，从400V向600V提升电压的过程中的增加率比前者的情况低。其结果是，能将在600V的漏电流减低到1X10_7A左右。而且，在该肖特基势垒二极管中，通过在阳极一阴极间施加击穿电压，从而能大幅减低漏电流。例如，如图10所示，能确认，将在600V的漏电流减低到 0.5 X 10-7Α左右。
[0118]<表面平坦性以及表面平坦性与漏电流的关系的确认>
接着，参照图11~图13，说明根据退火处理的温度外延层6的表面12的平坦性如何变化。
[0119]首先，在n+型衬底2 (浓度=1父1019011_3、厚度=25(^111)上生长11_型外延层6(浓度=lX1016cm_3、厚度T = 3.5μπι)。从该状态不进行退火处理，用原子力显微镜(AFM:Atomic Force Microscope)计测外延层6的表面12的凹凸状态。将对得到的AFM图像的一部分进行截面分析的曲线图示于图11。同样地，在生长外延层6后，还检查了在1450°C进行3分钟退火处理时的表面12的凹凸状态以及在1600°C进行3分钟退火时的表面12的凹凸状态。将结果分别示于图12和图13。
[0120]如图11和图12所示，能确认，无论是否对外延层6实施退火处理，只要处理温度为1450°C (<1500°C)，就可维持表面12的平坦性(凹凸的振幅为±1.0nm以下=表面粗糙度Rms为Inm以下)。
[0121]另一方面，如图13所示，能确认，在1600°C (≥1500°C)进行退火处理的外延层6中，会在表面12产生梯束，平坦性恶化(凹凸的振幅为±3.0nm以上=表面粗糙度Rms为3nm以上)。
[0122]接着，使用两个在1450°C进行3分钟退火处理的作为试制品，对各自的外延层6的表面12进行清洁处理。在一方的外延层6的表面12实施O2等离子体处理，在另一方的外延层6的表面12通过热氧化形成牺牲氧化膜，此后，实施剥离该牺牲氧化膜的处理。然后，通过在各自的外延层6的表面12使Ti进行肖特基接合(肖特基势垒ΦΒΝ= 1.14eV)，从而制作肖特基势垒二极管。
[0123]接着，分别测定在每个肖特基势垒二极管的阳极一阴极间施加OV~600V的正向电压Vf和反向电压I时流过的正向电流If和反向漏电流1-将结果示于图14和图15。
[0124]如图14所示，能确认，在作为外延层6的表面12的清洁处理而实施O2等离子体处理和利用牺牲氧化膜的处理的任一种的情况下，正向特性基本没有差异。
[0125]另一方面，如图15所示，能确认，在实施了利用牺牲氧化膜的处理的肖特基势垒二极管中，漏电流从100V附近开始增加，在600V流过I X 10_3A左右的漏电流。关于该漏电流，可认为是因为在进行利用牺牲氧化膜的处理时，在外延层6的表面12形成与贯通位错匹配的凹坑而使表面的平坦性变坏的缘故。
[0126]与此相对地，能确认，在实施了 O2等离子体处理的肖特基势垒二极管中，虽然漏电流从400V附近开始增加，但是，在600V为1.0Χ10-6Α左右的非常低的值。
[0127]根据该图15的结果和前述的图9以及图10的结果，能确认，除了导入高电阻层17以外，只要通过O2等离子体处理来改善外延层6的表面12由于形成该高电阻层17时的离子注入而受到的损伤，良好地维持表面平坦性，就能进一步减低漏电流。
[0128]<两个肖特基电极(第一金属和第二金属)>
接着，参照图16和图17，对通过设置两个肖特基电极(第一金属22和第二金属23)而减低反向漏电流和正向电压的效率化进行说明。
[0129]图16是放大了图6所示的电场强度的分布图的图，对肖特基势垒二极管的高电阻层附近进行放大而示出。图17是示出图16的单位单元的表面中的各位置与电场强度的关系的曲线图。
[0130]像前述的那样，在本实施方式的肖特基势垒二极管I中，通过形成高电阻层17，从而能减弱单位单元18的周缘部24的电场强度。因此，虽然分布在单位单元18的表面12的电场强度作为绝对值并不导致反向漏电流的增加，但是，像单位单元18的中央部25与周缘部24的关系那样，有时存在电场强度相对高的部分和低的部分。
[0131]具体地说，如图16和图17所示，在作为半导体层的第一部分的一个例子的单位单元18的周缘部24分布有0.5X106V/cm?0.7X106V/cm的电场强度。另一方面，在作为半导体层的第二部分的一个例子的单位单元18的中央部25分布有1.5X106V/cm左右的电场强度。在施加反向电压时的电场强度分布中，与单位单元18的周缘部24的电场强度(第一电场)相比，单位单元18的中央部25的电场强度(第二电场)变高。
[0132]因此，在施加相对高的电场的单位单元18的中央部25，使形成比较高的电位势垒(例如，1.4eV)的Ni等作为第一金属22进行肖特基接合。另外，在电极为像多晶硅那样的半导体电极的情况下，有时代替肖特基接合，进行带隙互相不同的半导体彼此的异质结接合。
[0133]另一方面，在施加相对低的电场的单位单元18的周缘部24，使形成比较低的电位势垒(例如，0.7eV)的铝(Al)等作为第二金属23进行肖特基接合。
[0134]由此，在施加反向电压时施加相对高的电场的单位单元18的中央部25中，能通过第一金属22 (Ni)与外延层6之间的高的肖特基势垒(第二肖特基势垒)抑制反向漏电流。
[0135]另一方面，在施加相对低的电场的单位单元18的周缘部24中，即使降低第二金属
23(铝)与外延层6之间的肖特基势垒的高度，反向漏电流越过该肖特基势垒的可能性也很少。因此，通过设为低的肖特基势垒(第一肖特基势垒)，从而能在施加正向电压时以低电压优先地流过电流。此外，通过省略接点金属21,从而该第二金属23能兼作接点金属。
[0136]能确认，像这样，通过根据施加反向电压时的单位单元18的电场强度的分布来适当地选择阳极电极19 (肖特基电极)，从而能高效地进行反向漏电流和正向电压的减低。
[0137]<外延层的杂质浓度>
接着，参照图18，对衬底2和外延层6的杂质浓度的大小进行说明。
[0138]图18是用于说明所述衬底和所述外延层的杂质浓度的图。
[0139]如图18所示，衬底2和外延层6全都由含有η型杂质的η型SiC构成。它们的杂质浓度的大小关系为，衬底2>缓冲层7>漂移层8?10。
[0140]衬底2的浓度例如沿其厚度方向为5Χ IO18?5X IO19CnT3，是恒定的。缓冲层7的浓度例如沿其厚度方向为IXlO17?5X1018cm_3，是恒定的或沿表面浓度较低。
[0141]漂移层8?10的浓度以基极漂移层8、低电阻漂移层9以及表面漂移层10各自的界面为边界，呈阶梯性地变化。即，相对于各界面，在表面12侧的层与背面11侧的层之间存在浓度差。[0142]基极漂移层8的浓度例如沿其厚度方向为5X IO14?5X 1016cm_3，是恒定的。另外，基极漂移层8的浓度可以如图18的虚线所示，随着从外延层6的背面11朝向表面，从大约3 X IO1W3到大约5 X IO15CnT3连续地减少。
[0143]低电阻漂移层9的浓度比基极漂移层8的浓度高，例如，沿其厚度方向为5X IO15?5X 1017cm_3，是恒定的。另外，低电阻漂移层9的浓度可以如图18的虚线所示，随着从外延层6的背面11朝向表面，从大约3 X 1017cm_3到大约I X 1016cm_3连续地减少。
[0144]表面漂移层10的浓度比基极漂移层8以及低电阻漂移层9的浓度低，例如，沿其厚度方向为5 X IO14?I X IO16CnT3,是恒定的。
[0145]如图1和图2所示，在用带状高电阻层17划分的单位单元18 (线单元)中，能流过电流的区域(电流路径)被高电阻层17的间距P的宽度所限制。因此，当外延层6中的形成单位单元18的部分的杂质浓度低时，存在单位单元18的电阻值变高的可能性。
[0146]因此，在本实施方式中，如图18所示，使形成单位单元18的基极部的低电阻漂移层9的浓度比基极漂移层8高。由此，即使电流路径被高电阻层17的间距宽度所限制，也能通过具有比较高的浓度的低电阻漂移层9抑制单位单元18的电阻值的上升。其结果是，能谋求单位单元18的低电阻化。
[0147]另一方面，在与肖特基金属20相接的单位单元18的表层部，设置具有比较低的浓度的表面漂移层10。由此，在施加反向电压时能减低施加在外延层6的表面12的电场强度。其结果是，能进一步减低反向漏电流。
[0148]〈高电阻层与SiC晶体结构的关系〉
接着，参照图19，对高电阻层与SiC晶体结构的关系进行说明。
[0149]图19是表示4H - SiC的晶体结构的单元晶格的示意图。
[0150]关于在本实施方式的肖特基势垒二极管I使用的SiC，根据晶体结构的不同，有3C — SiC、4H — SiC、6H — SiC 等种类。
[0151]其中,4H — SiC的晶体结构能用六方晶系来近似,对于一个娃原子结合有四个碳原子。四个碳原子位于将硅原子配置在中央的正四面体的四个顶点。在这四个碳原子中，一个硅原子相对于碳原子位于[0001]轴方向上，其它三个碳原子相对于硅原子族原子位于[000 -1]轴侧。
[0152][0001]轴和[000 -1]轴沿六棱柱的轴方向，以该[0001]轴为法线的面(六棱柱的顶面)为(0001)面(Si面)。另一方面，以[000 — I]轴为法线的面(六棱柱的下表面)为(000 -1)面(C 面)。
[0153]以[I 一 100]轴为法线的六棱柱的侧面分别是(1- 100)面，通过不相邻的一对棱线、以[11 — 20]轴为法线的面为(11 — 20)面。它们是相对于(0001)面和(000 — I)
面垂直的晶面。
[0154]而且，在本实施方式中，使用以(0001)面为主面的衬底2，在其上以(0001)面成为主面的方式生长外延层6。此外，高电阻层17形成在该(0001)面的表层部。
[0155]〈肖特基势垒二极管的制造方法〉
接着，参照图20A?图20H，对图2的肖特基势垒二极管的制造方法进行说明。
[0156]首先，如图20A所示，在衬底2上使缓冲层7、基极漂移层8、低电阻漂移层9以及表面漂移层10按此顺序进行外延生长。[0157]接着,如图20B所示,例如通过CVD(Chemical Vapor Deposition:化学气相沉积)法在外延层6的表面12 ((0001) Si面)形成由SiO2构成的硬膜32。优选硬膜32的厚度为1.5μηι?3μηι。接下来,利用众所周知的照相平板(photolithography)技术和蚀刻技术对硬膜32进行构图。接着，经由该硬膜32朝向外延层6的表面12以30keV?800keV的范围的注入能量从表面12对1.1 μ m的深度D1的位置选择性地注入(一阶段注入)杂质(硼离子)。杂质的剂量为IXlO14cnT2以上。由此，在外延层6的表层部形成硼离子呈高浓度地选择性地注入的高浓度杂质层35。另外，作为在注入离子时覆盖表面12的掩模，也可以代替硬膜32使用光致抗蚀剂(photoresist)。
[0158]接着，如图20C所示，剥离硬膜32，通过将外延层6暴露于O2等离子体，从而对表面12进行O2等离子体处理。由此，对在为了形成高浓度杂质层35而注入离子时受到损伤的表面12进行清洁处理(第一清洁处理)。
[0159]接着，如图20D所示，在小于1500°C的温度，优选在1100°C?1400°C的温度对外延层6进行退火处理。由此，使高浓度杂质层35变质为高电阻层17，形成带状的高电阻层
17。在这样的硼离子的离子注入法中，因为硼离子是比较轻的离子，所以能从表面12简单地注入到深的位置。因此，能相对于外延层6的表面12在从浅的位置到深的位置的广泛的范围简单地控制高电阻层17的深度Dp
[0160]接着，如图20E所示，例如，利用CVD法在外延层6的表面12形成由SiO2构成的场绝缘膜16。然后，通过对场绝缘膜16选择性地进行干式蚀刻，从而形成使外延层6的表面12选择性地露出的接触孔14。
[0161]接着，如图20F所示，通过将外延层6暴露于O2等离子体，从而对在接触孔14露出的表面12进行O2等离子体处理。由此，对在为了形成接触孔14而进行干式蚀刻时受到损伤的表面12进行清洁处理(第二清洁处理)。
[0162]此后，如图20G所示，以与进行清洁处理的表面12相接的方式形成阳极电极19，在形成表面保护膜30以及阴极电极4等之后，如图20H所示，在阳极电极19与阴极电极4之间施加10msec.反向的击穿电压。
[0163]经过以上的工序，得到图2的肖特基势垒二极管I。
[0164]以上，虽然对本发明的实施方式进行了说明，但是本发明也能以其它方式实施。
[0165]例如，也可以采用使前述的肖特基势垒二极管I的各半导体部分的导电型反转的结构。例如，在肖特基势垒二极管I中，也可以使P型的部分为η型，η型的部分为P型。
[0166]此外，外延层6和高电阻层17可以示出互相不同的导电型，也可以示出互相相同的导电型。作为具体的组合，可以是(外延层6:η型、高电阻层17:ρ型)、(外延层6:ρ型、高电阻层17:η型)、(外延层6和高电阻层17全都是η型)以及(外延层6和高电阻层17全都是P型)的任一种。
[0167]此外，高电阻层17也可以通过以下方式形成，S卩，通过朝向外延层6的表面12使注入能量在30keV?IOOOkeV的范围变化，从而从表面12到0.1 μ m?1.2 μ m的深度D1经多个阶段注入(多阶段注入)杂质(硼离子)。
[0168]此外，在前述的制造方法中，也可以省略图20C和图20F所示的将外延层6暴露于O2等离子体的工序的两方或一方。
[0169]此外，外延层6不限于由SiC构成的层，也可以是SiC以外的宽带隙半导体，例如绝缘破坏电场比lMV/cm大的半导体，具体地说，可以是GaN (绝缘破坏电场为大约3MV/cm，带隙的宽度为大约3.42eV)、钻石(绝缘破坏电场为大约8MV/cm，带隙的宽度为大约
5.47eV)等。
[0170]此外，高电阻层的平面形状无需是带状，例如，可以是如图21所示的晶格状的高电阻层33，也可以与带状的高电阻层17进行并用。在形成有高电阻层33的情况下，单位单元34呈长方体形状形成在晶格状的高电阻层33的各窗部分。
[0171]此外，作为肖特基金属，例如，除了前述的钛(Ti)、Ni (镍)、铝以外，例如，能通过使用多晶硅、钥(Mo)、钛(Ti)等，从而相对于外延层6进行肖特基接合(异质结接合)。例如，作为图14和图15所示的测定用的肖特基势垒二极管的肖特基金属，能代替Ti而使用多晶硅。此外，作为图16和图17所示的测定用的肖特基势垒二极管的第一金属22，能代替Ni而使用P型多晶硅。
[0172]本发明的半导体装置(半导体功率器件)例如能嵌入到在构成用于驱动作为电动汽车(包括混合动力车)、电车、产业用机器人等的动力源而被利用的电动电机的驱动电路的逆变器电路中使用的电源模块(power module)ο此外,还能嵌入到在以与商用电源的电力匹配的方式对太阳能电池、风力发电机及其它发电装置(特别是家用发电装置)所产生的电力进行变换的逆变器电路中使用的电源模块。
[0173]本发明的实施方式不过是为了使本发明的技术内容清楚而使用的具体例子，本发明不应限定于这些具体例子进行解释，本发明的精神及范围只由附加的权利要求书所限定。
[0174]此外，在本发明的各实施方式中表示的构成要素能在本发明的范围进行组合。
[0175]本申请与2011年5月18日向日本国专利厅提出的特愿2011 — 111129号以及2011年6月22日向日本国专利厅提出的特愿2011 — 138400号对应，这些申请的全部公开，通过引用而被编入于此。
[0176]附图标记说明
1:肖特基势垒二极管；
2:衬底；
6:外延层；
7:缓冲层；
8:基极漂移层；
9:低电阻漂移层；
10:表面漂移层；
11:(外延层的)背面；
12:(外延层的)表面；
14:接触孔；
16:场绝缘膜；
17:高电阻层；
18:单位单元；
19:阳极电极；
20:肖特基金属；22:第一金属；
23:第二金属；
24:(单位单元的)周缘部；
25:(单位单元的)中央部；
33:高电阻层；
34:单位单元；
35:高浓度杂质层。
【权利要求】
1.一种半导体装置，包括: 半导体层，由宽带隙半导体构成；以及 肖特基电极，与所述半导体层的表面相接， 所述半导体层包括: 漂移层，形成所述半导体层的所述表面；以及 高电阻层，形成在所述漂移层的表层部，具有比所述漂移层高的电阻， 所述高电阻层通过在从所述半导体层的所述表面注入杂质离子之后进行小于1500°c的退火处理而形成。
2.根据权利要求1所述的半导体装置，其中， 所述半导体装置通过在所述高电阻层的退火处理后在所述半导体层与所述肖特基电极之间施加反向的击穿电压以上的电压而得到。
3.根据权利要求1或2所述的半导体装置，其中， 所述半导体层由SiC构成，具有由Si面构成的所述表面， 在所述半导体层的由Si面构成的所述表面未形成与位错缺陷匹配的凹坑。
4.根据权利要求1~3的任一项所述的半导体装置，其中， 所述半导体层的所述表面中的与所述肖特基电极的接合界面的表面粗糙度Rms为Inm以下。
5.根据权利要求1~4的任一项所述的半导体装置，其中， 所述半导体层的倾斜角为4°以下。
6.根据权利要求1~5的任一项所述的半导体装置，其中， 所述高电阻层的杂质的活化率小于5%。
7.根据权利要求1~6的任一项所述的半导体装置，其中， 所述高电阻层的薄膜电阻为1ΜΩ/□以上。
8.根据权利要求1~7的任一项所述的半导体装置，其中， 所述漂移层具有: 第一导电型的第一部分，在施加反向电压时施加第一电场；以及 第一导电型的第二部分，施加相对于该第一电场相对高的第二电场， 所述肖特基电极包括: 第一电极，在所述第一部分之间形成第一肖特基势垒；以及 第二电极，在所述第二部分之间形成相对于所述第一肖特基势垒相对高的第二肖特基势垒。
9.根据权利要求8所述的半导体装置，其中， 所述漂移层的所述第一部分形成在所述漂移层的所述表层部中的所述高电阻层的周缘部， 所述漂移层的所述第二部分形成在所述漂移层的所述表层部中与所述周缘部相邻的部分。
10.根据权利要求1~9的任一项所述的半导体装置，其中， 所述漂移层包括: 基极漂移层，具有第一杂质浓度；以及低电阻漂移层，形成在所述基极漂移层上，具有相对于所述第一杂质浓度相对高的第二杂质浓度， 所述高电阻层以其最深部位于所述低电阻漂移层的中间的方式形成，将所述半导体层的一部分作为单位单元进行划分。
11.根据权利要求10所述的半导体装置，其中， 所述基极漂移层的所述第一杂质浓度随着从所述半导体层的背面朝向所述表面而减少。
12.根据权利要求10或11所述的半导体装置，其中， 所述低电阻漂移层的所述第二杂质浓度随着从所述半导体层的背面朝向所述表面是恒定的。
13.根据权利要求10或11所述的半导体装置，其中， 所述低电阻漂移层的所述第二杂质浓度随着从所述半导体层的背面朝向所述表面而减少。
14.根据权利要求10~13的任一项所述的半导体装置，其中， 所述漂移层还包括表面漂移层，形成在所述低电阻漂移层上，具有相对于所述第二杂质浓度相对低的第三杂质浓度，形成所述半导体层的所述表面。
15.根据权利要求10~14的任一项所述的半导体装置，其中， 所述半导体层还包括: SiC衬底；以及 缓冲层，形成在所述SiC衬底上，具有相对于所述第一杂质浓度相对高的第四杂质浓度。
16.根据权利要求1~15的任一项所述的半导体装置，其中， 所述高电阻层包括呈带状形成的带层。
17.根据权利要求1~16的任一项所述的半导体装置，其中， 所述高电阻层包括呈晶格状形成的晶格层。
18.根据权利要求1~17的任一项所述的半导体装置，其中， 所述漂移层和所述高电阻层示出互相不同的导电型。
19.根据权利要求1~17的任一项所述的半导体装置，其中， 所述漂移层和所述高电阻层示出互相相同的导电型。
20.根据权利要求1~19的任一项所述的半导体装置，其中， 为了形成所述高电阻层而注入到所述半导体层的所述杂质离子包含硼离子。
21.根据权利要求1~20的任一项所述的半导体装置，其中， 所述宽带隙半导体的绝缘破坏电场比lMV/cm大。
22.根据权利要求1或2所述的半导体装置，其中， 所述半导体层由SiC、GaN或钻石构成。
23.一种半导体装置的制造方法，包括: 形成由宽带隙半导体构成、包括形成其表面的漂移层的半导体层的工序； 通过从所述半导体层的所述表面对所述漂移层选择性地注入杂质离子，从而在所述漂移层的表层部形成高浓度杂质层的工序；通过在小于1500°C对所述半导体层进行退火处理，从而使所述高浓度杂质层变质为具有比所述漂移层高的电阻的高电阻层的工序；以及 以与所述半导体层的所述表面相接的方式形成肖特基电极的工序。
24.根据权利要求23所述的半导体装置的制造方法，其中， 所述半导体装置的制造方法还包括在所述半导体层与所述肖特基电极之间施加反向的击穿电压以上的电压的工序。
25.根据权利要求23或24所述的半导体装置的制造方法，其中， 形成所述半导体层的工序是形成由SiC构成、具有由Si面构成的所述表面的半导体层的工序， 所述半导体装置的制造方法还包括通过将所述半导体层的所述表面暴露于O2等离子体，从而对形成有所述高浓度杂质层的所述表面进行第一清洁处理的工序。
26.根据权利要求23~25的任一项所述的半导体装置的制造方法，其中，所述半导体装置的制造方法还包括: 在所述半导体层的所述表面形成场绝缘膜的工序； 通过蚀刻，在所述场绝缘膜形成使所述半导体层的所述表面露出的接触孔的工序；以及 通过将所述半导体层的所述表面暴露于O2等离子体，从而对在所述接触孔露出的所述半导体层的所述表面进行第二清洁处理的工序， 形成所述肖特基电极的工序包括以与露出在所述接触孔、进行所述第二清洁处理之后的所述半导体层的所述表面相接的方式形成所述肖特基电极的工序。
27.根据权利要求23~26的任一项所述的半导体装置的制造方法，其中， 形成所述高浓度杂质层的工序包括对所述漂移层以IXlO14cnT2以上的剂量注入所述杂质离子的工序。
28.根据权利要求23~27的任一项所述的半导体装置的制造方法，其中， 形成所述高浓度杂质层的工序包括多阶段注入工序，通过使注入能量变化，从而从所述半导体层的所述表面到规定的深度为止经多个阶段注入所述杂质离子。
29.根据权利要求23~27的任一项所述的半导体装置的制造方法，其中， 形成所述高浓度杂质层的工序包括一阶段注入工序，从所述半导体层的所述表面对规定的深度的位置注入所述杂质离子。
【文档编号】H01L21/329GK103534810SQ201280023978
【公开日】2014年1月22日 申请日期:2012年5月16日 优先权日:2011年5月18日
【发明者】明田正俊, 横辻悠太 申请人:罗姆股份有限公司