三维层叠存储器件的制作方法
【专利摘要】本发明公开了一种三维层叠存储器件，包括：半导体衬底；层叠有源图案，被配置成使得多个条状有源区和绝缘层在半导体衬底之上交替地层叠；栅电极，所述栅电极形成在层叠有源图案中；源极和漏极，在多个有源区中的每个中形成在栅电极的两侧；位线，形成在漏极的一侧以与漏极连接；阻变器件层，形成在源极的一侧以与源极连接；以及源极线，与阻变器件层连接。源极由具有第一导电类型的杂质区构成，漏极由具有与第一导电类型不同的第二导电类型的杂质区构成。
【专利说明】三维层叠存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2012年8月23日向韩国专利局提交的申请号为10-2012-0092643的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体存储器件，更具体而言，涉及一种三维(3D)层叠存储器件。
【背景技术】
[0004]随着移动和数字信息通信以及消费电子业的快速发展，对现有电子设备的进一步改善正面临着局限性。因而，需要开发现有电子设备以外的新功能存储器件。具体地，需要开发具有大容量、超高速率以及超低功耗的下一代存储器件。
[0005]目前，利用阻变器件作为存储媒介的阻变存储器件已经作为下一代存储器件提出，典型地有相变随机存取存储器(PCRAM)、阻变RAM (ReRAM)以及磁阻RAM (MRAM)。
[0006]阻变存储器件基本上可以由开关器件和阻变器件构成，并且根据电阻状态来储存数据“0”或“1”。
[0007]即使在阻变存储器件中，最优先的也是改善集成密度以及将尽量多的存储器单元集成在窄小的面积之中。此外，在将多个存储器单元集成在有限的面积中时，必须要保证开关性能。
【发明内容】
[0008]根据本发明的一个实施例，一种层叠存储器件可以包括:半导体衬底；层叠有源图案，所述层叠有源图案被配置成使得多个条状有源区和绝缘层在半导体衬底之上交替地层叠；栅电极，所述栅电极被形成在层叠有源图案中；源极和漏极，所述源极和漏极在多个有源区的每个中形成在栅电极的两侧；位线，所述位线形成在漏极的一侧以与漏极连接；阻变器件层，所述阻变器件层形成在源极的一侧以与源极连接；以及源极线，所述源极线与阻变器件层连接。源极可以由具有第一导电类型的杂质区构成，漏极可以由具有与第一导电类型不同的第二导电类型的杂质区构成。
[0009]根据本发明的另一个实施例，一种层叠存储器件可以包括:多个开关器件，所述多个开关器件被设置在半导体衬底上的层叠结构中；多个数据传送线，所述多个数据传送线的每个与设置在层叠结构中的每个开关器件的一个电极连接；阻变器件层，所述阻变器件层的每个与设置在层叠结构中的每个开关器件的另一个电极连接；以及源极线，所述源极线与阻变器件层共同连接。开关器件可以包括隧道场效应晶体管(FET)。
[0010]在以下标题为“【具体实施方式】”的部分中描述这些和其他的特点、方面以及实施例。【专利附图】
【附图说明】
[0011]从以下结合附图的详细描述中将更加清楚地理解本发明主题的以上和其他方面、特征和其他优点，其中:
[0012]图1是说明根据本发明构思的一个示例性实施例的层叠存储器件的立体图；
[0013]图2至图9是说明制造根据本发明构思的一个示例性实施例的层叠存储器件的方法的截面图；
[0014]图10至图16是说明制造根据本发明构思的一个示例性实施例的层叠存储器件的方法的平面图；
[0015]图17是说明根据本发明构思的一个示例性实施例的层叠存储器件的电路图；
[0016]图18是说明驱动根据本发明构思的一个示例性实施例的层叠存储器件的电路图；
[0017]图19是说明根据本发明构思的一个示例性实施例的隧道FET的示意图；
[0018]图20是说明驱动根据本发明构思的一个示例性实施例的隧道FET的能带图；
[0019]图21是说明一般M0S晶体管和根据本发明构思的一个示例性实施例的隧道FET的开关性能的图；
[0020]图22是说明根 据本发明构思的另一个示例性实施例的层叠存储器件的电路图；以及
[0021]图23至图27是说明根据本发明构思的其他示例性实施例的层叠存储器件的截面图。
【具体实施方式】
[0022]在下文中，将参照附图更详细地描述示例性实施例。
[0023]本文参照截面图描述示例性实施例，截面图是示例性实施例(以及中间结构)的示意性图示。照此，可以预料到图示的形状变化是例如制造技术和/或公差的结果。因而，示例性实施例不应被解释为局限于本文所说明的区域的特定形状，而是可以包括例如来自于制造的形状差异。在附图中，为了清楚起见，可能对层和区域的长度和尺寸进行夸大。相同的附图标记在附图中表示相同的元件。应当容易理解的是:本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思；“在…之上”的意思不仅是指在“在某物之上”，还可以包括在没有中间特征或中间层的情况下“在某物之上”(即，直接在某物上)的意思。
[0024]图1是说明根据本发明构思的一个示例性实施例的层叠存储器件的立体图。
[0025]参见图1，多个条状有源层110层叠在半导体衬底100上，绝缘层(未示出)插入在所述多个条状有源层110之间。有源层110可以沿着图1的X方向延伸，以及以指定的间隔沿着图1的Z方向设置成彼此平行。层叠的有源层110可以利用沿着与半导体衬底100的表面垂直的方向(y方向)延伸的绝缘插塞125而将单位单元区170分成单位单元171和单位单元172。这里，单位单元区可以被称作单位有源区，在下文中，层叠的单位单元区可以被称作与一个字线连接的有源结构。
[0026]栅电极G形成在包括层叠的单位单元区的有源结构的预定部分上。在每层中栅绝缘层(未示出)可以插入在栅电极G和单位单元之间，并且栅电极G可以被形成为字母“U”形，以沿着单位单元的短轴方向(z方向)包围层叠单位单元的侧面，以及包围层叠单位单元区之中的最上层单位单元区的顶部。栅电极G可以与字线160电连接。
[0027]源极S和漏极D在每个单位单元中形成在栅电极G的两侧，因此，在每个单位单元中形成晶体管。位线120被形成为与晶体管的漏极D连接，阻变器件层145被形成为与源极S连接。此时，晶体管可以是隧道场效应晶体管(FET)，其中源极S和漏极D具有彼此不同的导电类型，以通过带隙的隧穿效应而被驱动。
[0028]位线120可以沿着图1的z方向延伸，并且与沿着z方向平行布置并位于同一层中(在同一平面上)的单位单元的漏极D共同连接。S卩，位线120被设置成与有源层110和字线160大体垂直。
[0029]阻变器件层145是被配置成基于晶体管的开关操作来储存位线120的信号的存储媒介，并且可以包括作为用于阻变随机存取存储器(ReRAM)的材料的PrCaMnO (PCM0)层、作为用于相变RAM (PCRAM)的材料的硫族化物层、作为用于磁性RAM (MRAM)的材料的磁性层、作为用于自旋转移力矩MRAM (STTMRAM)的材料的磁化反转器件层、或者作为用于聚合物RAM (PoRAM)的材料的聚合物层。
[0030]阻变器件层145可以与公共源极线150连接，并且公共源极线150可以与例如接地电压端子连接。公共源极线150可以具有延伸到图1的y方向的板形，并且可以与所有的阻变器件层145共同连接。在层叠存储器件中，通过单位单元区和位线的层叠布置而将多个存储器单元集成在有限的面积中。此外，在本示例性实施例中，可以使用在源极和漏极之间具有不同结极性的隧道FET作为晶体管，以改善晶体管的开关性能。
[0031]图2至图9是说明制造根据本发明构思的一个示例性实施例的层叠存储器件的方法的图，其中，图2至图9示出图1的x-y平面。图10至图16是说明制造根据本发明构思的一个示例性实施例的层叠存储器件的方法的图，其中，图10至图16示出图1的x-z平面。这里，图2至图9是沿着图10至图16的线a-a’截取的截面图。
[0032]参见图2和图10，在半导体衬底100上形成绝缘层105。在绝缘层105上多次交替地层叠有源层110和层间绝缘层115以形成层叠有源结构SA。有源层110可以是诸如硅
(Si)、硅锗(SiGe)或砷化镓(GaAs)的半导体层，并且可以由单层或多层构成。绝缘层105和层间绝缘层115可以包括例如氧化硅材料。
[0033]参见图3和图11，将层叠有源结构SA的预定部分图案化以暴露出绝缘层105，因此形成第一孔H1。随后，执行刻蚀工艺以回拉有源层110的侧面，并且层间绝缘层115经由第一孔H1暴露预定的深度以形成第二孔H2。第一孔H1是用于将单元的位线分开的孔，第二孔H2是限定位线区的孔。此时，层叠有源结构SA通过第一孔H1和第二孔H2分成单位单元区的单位单元。
[0034]参见图4和图12，将导电材料填充在第二孔H2中，以形成与有源层110接触的位线120。用于位线120的导电材料可以包括:诸如钨(W)、铜(Cu)、钛(Ti)、钥(Mo)或钽(Ta)的金属层，诸如氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钥(MoN)、氮化铌(NbN)、氮化钛硅(TiSiN)、氮化钛铝(TiAIN)、氮化钛硼(TiBN)、氮化锆硅(ZrSiN)、氮化钨硅(WSiN)、氮化钨硼(WBN)、氮化锆铝(ZrAIN)、氮化钥硅(MoSiN)、氮化钥铝(MoAIN)、氮化钽硅(TaSiN)、或氮化钽铝(TaAIN)的金属氮化物层，诸如硅化钛(TiSi )的金属硅化物层，诸如钛钨(TiW)的合金金属层，或者诸如氮氧化钛(TiON)、氮氧化钨(WON)、或氮氧化钽(TaON)的金属氮氧化物层。此外，每个位线120可以与位于同一平面的漏极(图1的D)共同连接。接着，将绝缘层掩埋在第一孔HI中以形成绝缘插塞125。位线120通过层叠的层间绝缘层115和绝缘插塞125而在层的单元中分开。
[0035]参见图5和图13，刻蚀层叠有源结构SA的预定部分T，以限定栅电极形成区。因此，将层叠有源结构SA分成具有沿着X方向延伸的条状的多个层叠有源图案SAP。这里，多个层叠有源图案SAP可以被称作多个单位单元。
[0036]在形成有多个层叠有源图案SAP的半导体衬底上形成栅绝缘层130和栅电极层135。如同位线120，栅电极层135可以包括诸如W、Cu、T1、Mo、或者Ta的金属层，诸如TiN、TaN、WN、MoN、NbN、TiSiN、TiAIN、TiBN、ZrSiN、WSiN、WBN、ZrAIN、MoSiN、MoAIN、TaSiN、或者TaAIN的金属氮化物层，诸如TiSi的金属硅化物层，诸如TiW的合金金属层，或者诸如TiON、WON、或者TaON的金属氮氧化物层。
[0037]接着，刻蚀栅电极层135和栅绝缘层130以包围层叠有源图案SAP，并且因此形成栅电极G。栅电极G形成在每个层叠有源图案SAP中。尽管从图13的平面观察时栅电极G被布置在与层叠有源图案SAP大体垂直的方向上，但是如图1中所示栅电极G被形成为呈包围每个层叠有源图案SAP的顶部和侧面的形状。因此，在一个层叠有源图案SAP中设置有一个栅电极G。大体上，栅电极G用作包括层叠有源图案SAP的单位有源区的公共栅。
[0038]利用栅电极G作为掩模而在每个有源层110中形成源极S和漏极D。经由步进式离子注入而在层叠的有源层110的每个中形成源极S和漏极D。每个有源层110的与位线120接触的一部分可以是漏极D，源极S可以被形成为比漏极D的宽度更宽。
[0039]在本示例性实施例中，由于源极S必须被形成为具有与漏极D不同的导电类型，所以可以利用如图6中所示的多个光掩模Ml和M2来选择性地形成源极S和漏极D。S卩，当首先形成源极S时，在包括栅电极G的半导体衬底上形成第一光掩模Ml，并且将高浓度N型杂质逐步地离子注入到每个层叠的有源层110的暴露区域中，以在每个层叠有源图案SAP的各有源层110中形成源极S(n+)。随后，经由现有的方法来去除第一光掩模Ml。在包括源极S (n+)的半导体衬底上形成第二光掩模M2。将高浓度P型杂质逐步地离子注入到每个层叠的有源层110的暴露区域中，以在每个层叠有源图案SAP的各有源层110中形成漏极D (p+)。因此，在层叠有源图案SAP的每个有源层110中形成隧道FET。此时，隧道FET的沟道层C可以包括本征半导体层，即不包含任何杂质的多晶硅层。
[0040]参见图7和图14，在形成有隧道FET的半导体衬底100上形成上绝缘层140。接着，刻蚀上绝缘层140和层叠有源图案SAP，以暴露出层叠有源图案SAP的源极S的侧壁，因此，形成第三孔H3。将暴露出的源极S的部分回拉预定的长度以形成第四孔H4。这里，第四孔H4的深度d被确定成使得源极S的宽度与漏极D的宽度大体相同。
[0041]参见图8和图15，将阻变材料填充在第四孔H4内以形成阻变器件层145。阻变器件层145可以包括作为用于ReRAM的材料的PCM0层、作为用于PCRAM的材料的硫族化物层、作为用于MRAM的材料的磁性层、作为用于STTMRAM的材料的磁化反转器件层、或者作为用于PoRAM的材料的聚合物层。因而，层叠有源图案SAP中的各层叠有源层110的源极S与阻变器件层145连接。接着，将导电材料填充在第三孔H3中，以形成与每个层叠有源图案SAP的阻变器件层共同连接的公共源极线150。
[0042]参见图9和图16，在形成有公共源极线150的半导体衬底100上形成层间绝缘层155。在层间绝缘层155和上绝缘层140中形成与栅电极G接触的导电插塞157。接着，在层间绝缘层155上形成字线160以与导电插塞157接触。字线160可以沿着与有源层110的延伸方向相同的方向延伸。这里，图16的CT是字线160与导电插塞157之间的接触CT。
[0043]根据本示例性实施例的层叠型阻变存储器件可以实现如图17中所示的电路。
[0044]参见图17，层叠存储器件1000包括多个字线WL0、WL1以及WL2，多个位线BL0、BL1以及BL2，以及多个存储器单元me。
[0045]这里，多个位线BL0至BL2可以层叠，并且多个字线WL0至WL2中的每个可以包括向层叠的位线BL0至BL2中的每个延伸的互连部分L。互连部分L可以与图9的接触插塞157相对应。
[0046]多个存储器单元me连接在从字线WL0至WL2延伸的互连部分L与位线BL0至BL2之间。多个存储器单元me中的每个可以被配置为具有隧道FET T_FET和可变电阻器Rv。隧道FET T_FET利用晶体管Tr和二极管D的等效电路来实现。晶体管Tr的栅极与互连部分L连接，晶体管Tr的漏极与相对应的位线连接，以及晶体管Tr的源极与二极管D连接。二极管D与可变电阻器Rv连接。可变电阻器Rv与公共源极线连接，并且可以与上述示例性实施例的阻变器件层145相对应。这里，公共源极线150可以共同耦接以与接地电压端子(未不出)连接。
[0047]将描述驱动上述层叠存储器件中的选中的存储器单元的方法。
[0048]例如，当隧道FET是N型隧道FET时，如图18中所示，将高电压(大约1.0V)供应给选中的位线BL1，将低电压(例如，0.1V)供应给选中的字线WL1。可以将低电压(0V)供应给未选中的位线BL0和BL2以及未选中的字线WL0和WL2，或者可以将未选中的位线和未选中的字线浮置。将接地电压供应给公共源极线150。
[0049]在位于选中的位线BL1和选中的字线WL1的交叉处的选中的存储器单元me中，SP使当字线WL1的电压仅为0.1V时，晶体管Tr也通过隧道FET的隧穿效应导通，并且将电流提供给阻变电阻器Rv。同时，与未选中的字线WL0和WL2连接的单元由于反向偏置二极管原理而未被驱动。
[0050]将详细地描述操作。在如图19所示的具有彼此不同的导电类型的源极S和漏极D的隧道FET中，当栅极电压Vg为0V并且晶体管关断时，如图20 (a)中所示，隧道FET执行正常的二极管操作(正常的反向偏置二极管操作)，因而，电子不迁移。
[0051]然而，如图20(b)中所示，供应正电压或负电压作为栅极电压Vg，二极管中的带隙由于栅极电压而变形。即，如在图20 (b)中，导带Ec和价带Εν之间的带隙迅速地变窄，因而，当二极管的两个端子之间的电压(即，供应给位线的电压)低时，由于栅极电压引起电子隧穿，因而，经由二极管提供大量的电流。
[0052]图21是示出一般的M0S晶体管“Α”的电流特性和本发明构思的隧道FET “Β”的电流特性的图。参见图21，与一般的M0S晶体管“Α”相比，隧道FET “Β”在更低的电压范围中产生大的电流开关。
[0053]如图22中所示，除了图17中所示的公共源极线150以外，源极线可以分成源极线“ sourceO ”、“ source 1 ”以及“ source2 ”。在这种情况下,只有与选中的存储器单元me连接的源极souecel可以与接地电压端子(未示出)连接，而0V或高电压可以供应给其他的源极线“sourceO”和“soured”。由于源极线被分别地控制，所以可以改善关于泄漏电流的问题。[0054]参见图23，栅电极G可以定位成偏向具有高浓度P型杂质p+的漏极的侧面，因而，可以促进带隙的变形。此时，如图24中所示，沟道区“C”掺入低浓度P型杂质p-，因而，可以实现完整的η沟道隧道FET。
[0055]相似地，如图25中所示，栅电极“G”可以定位成偏向具有高浓度Ν型杂质η+的源极的侧面。此时，如图26中所示，沟道区“C”掺入低浓度Ν型杂质η-，因而，可以实现完整的η沟道隧道FET。
[0056]如图27中所示，在每个单位单元区中可以形成两个栅电极“gl”和“g2”。这里，两个栅电极“gl”和“g2”被设置成使得第一栅电极“gl”偏向源极“S”的侧面，而第二栅电极“g2”以预定的间隔与第一栅电极“gl”分开并且偏向漏极“D”的侧面。可以通过双栅“gl”和“g2”的布置而准确地控制电荷隧穿。
[0057]在上述层叠型阻变存储器件中，通过位线的层叠而将多个存储器单元配置成层叠型，因而，可以改善集成密度。此外，利用即使在低电压下也具有良好开关特性的隧道FET作为开关器件，因而，可以极大地提高开关性能。
[0058]本发明的以上实施例是说明性的，而不是限制性的。各种替换和等同形式是可能的。本发明不受本文描述的实施例限制。本发明也不局限于任何特定类型的半导体器件。其他增加、删减或修改结合本公开是明显的，并且意在落入所附权利要求的范围内。
【权利要求】
1.一种层叠存储器件，包括: 半导体衬底；层叠有源图案，所述层叠有源图案被配置成使得多个条状有源区和绝缘层在所述半导体衬底之上交替地层叠；栅电极，所述栅电极形成在所述层叠有源图案中；源极和漏极，所述源极和所述漏极在所述多个有源区的每个中形成在所述栅电极的两侧；位线，所述位线形成在所述漏极的一侧以与所述漏极连接；阻变器件层，所述阻变器件层形成在所述源极的一侧以与所述源极连接；以及源极线，所述源极线与所述阻变器件层连接，其中，所述源极由具有第一导电类型的杂质区构成，所述漏极由具有与所述第一导电类型不同的第二导电类型的杂质区构成。
2.如权利要求1所述的层叠存储器件，其中，所述多个有源区中的每个是本征半导体层。
3.如权利要求1所述的层叠存储器件，其中，所述多个有源区中的每个包括所述第一导类型或所述第二导电类型，并且所述有源区包括相对于所述源极或所述漏极的浓度的低浓度。
4.如权利要求1所述的层叠存储器件，还包括字线，所述字线设置在所述层叠有源图案之上、与所述栅电极连接、以及沿着第一方向延伸。
5.如权利要求4所述的层叠存储器件，其中，设置多个所述层叠有源图案和多个所述字线，以及所述层叠有源图案和所述字线被设置成彼此大体平行。
6.如权利要求5所述的层叠存储器件，其中，所述位线被配置成沿着与所述第一方向大体垂直的第二方向延伸，并且与设置在同一平面上的多个有源区的漏极共同连接。
7.如权利要求6所述的层叠存储器件，其中，所述源极线被配置成:与沿所述第二方向大体平行地布置的所述层叠有源图案的阻变器件层共同连接。
8.如权利要求6所述的层叠存储器件，其中，所述源极线被配置成与所述层叠有源图案的阻变器件层连接。
9.如权利要求1所述的层叠存储器件，其中，所述栅电极被设置成偏向所述源极或所述漏极。
10.如权利要求1所述的层叠存储器件，其中，所述栅电极包括:第一栅电极，所述第一栅电极被设置成与所述源极相邻；以及第二栅电极，所述第二栅电极以预定的间隔与所述第一栅电极间隔开，并且被设置成与所述漏极相邻。
11.如权利要求10所述的层叠存储器件，其中，所述阻变器件层包括PrCaMnOPCMO层、硫族化物层、磁性层、磁化反转器件层或聚合物层。
12.一种层叠存储器件，包括:多个开关器件，所述多个开关器件被设置在半导体衬底上的层叠结构中；多个位线，所述多个位线中的每个与设置在所述层叠结构中的每个开关器件的一个电极连接；阻变器件层，所述阻变器件层中的每个与设置在所述层叠结构中的每个开关器件的另一个电极连接；以及源极线，所述源极线与所述阻变器件层共同连接，其中，所述开关器件包括隧道场效应晶体管。
13.如权利要求12所述的层叠存储器件，其中，所述开关器件包括:栅电极，所述栅电极形成在多个有源区的一部分上；漏极，所述漏极在所述多个有源区中形成在所述栅电极的一侧；以及源极，所述源极在所述多个有源区中形成在所述栅电极的另一侧。
14.如权利要求13所述的层叠存储器件，其中，所述栅电极被配置成位于所述多个有源区的最上层有源区的顶部和所述多个有源区的侧面。
15.如权利要求14所述的层叠存储器件，其中，所述栅电极被设置成偏向所述漏极或所述源极。
16.如权利要求14所述的层叠存储器件， 其中，所述栅电极包括:第一栅电极，所述第一栅电极被设置成与所述源极相邻；以及第二栅电极，所述第二栅电极以预定的间隔与所述第一栅电极间隔开，并且被设置成与所述漏极相邻。
17.如权利要求13所述的层叠存储器件，其中，所述漏极和所述源极具有彼此不同的导电类型。
18.如权利要求17所述的层叠存储器件，其中，所述源极和所述漏极之间的所述多个有源区中的每个是本征半导体层。
19.如权利要求17所述的层叠存储器件，其中，所述源极和所述漏极之间的所述多个有源区中的每个是具有与所述漏极或所述源极大体相同的导电类型的杂质区。
【文档编号】H01L45/00GK103633108SQ201310074919
【公开日】2014年3月12日 申请日期:2013年3月8日 优先权日:2012年8月23日
【发明者】朴南均 申请人:爱思开海力士有限公司