具有多个氮氧化物层的氧化物氮化物氧化物堆栈的制作方法

具有多个氮氧化物层的氧化物氮化物氧化物堆栈的制作方法
【专利摘要】本发明描述了包括多层电荷储存层的半导体存储设备和形成该半导体存储设备的方法的实施例。一般，设备包括：由覆盖在衬底上的表面的半导体材料形成的沟道，该沟道连接存储设备的源极和漏极；覆盖沟道的隧道氧化物层；以及多层电荷储存层，其包括在隧道氧化物层上的富氧、第一氮氧化物层和在第一氮氧化物层上的贫氧、第二氮氧化物层，其中第一氮氧化物层的化学计量组合物导致其实质上没有陷阱，第二氮氧化物层的化学计量组合物导致其陷阱密集。在一个实施例中，设备包括包含具有邻接沟道的多个表面的栅极的非平面晶体管，并且栅极包括隧道氧化物层和多层电荷储存层。
【专利说明】具有多个氮氧化物层的氧化物氮化物氧化物堆栈
[0001] 相关申请的夺叉引用
[0002] 本申请是2007年6月13日递交的序列号为11/811,958的共同未决的美国申请 的延续部分，其根据美国法典第35条119(e)款要求2007年5月25日递交的序列号为 60/931，947的美国临时专利申请的优先权益，以上两个申请通过引用并入本文。

【技术领域】
[0003] 本发明涉及半导体加工，并且更具体地涉及具有改进的氧化物氮化物或氮氧化物 层的氧化物氮化物氧化物堆栈和形成该氧化物氮化物氧化物堆栈的方法。
[0004] 置量
[0005] 例如分离栅极闪存的非易失性半导体存储器，通常使用堆栈的浮栅型场效应晶体 管，其中电子被引入到存储单元的浮栅中以通过偏置控制栅极和将存储单元在其上形成的 衬底的主体区接地进行编程。
[0006] 氧化物氮化物氧化物（0N0)堆栈用作如在硅氧化物氮化物氧化物硅（S0N0S)晶体 管中的电荷储存层，或用作如在分离栅极闪存中的浮栅和控制栅极之间的隔离层。
[0007] 图1是关于例如存储器设备的半导体设备100的中间体结构的部分剖视图，该半 导体设备100具有S0N0S栅极堆栈或结构102,该S0N0S栅极堆栈或结构102包括根据常规 方法在硅衬底108的表面106上方形成的常规0N0堆栈104。此外，设备100通常还包括对 准到栅极堆栈并且被沟道区112分开的一个或多个扩散区110,例如源极和漏极。简言之， S0N0S结构102包括在0N0堆栈104上形成的并且与0N0堆栈104接触的多晶硅（多）栅 极层114。多晶硅栅极层114通过0N0堆栈104从衬底108分开或电气隔离。0N0堆栈104 通常包括下部氧化物层116、或用作设备100的电荷储存层或存储器层的氮化物或氮氧化 物层、和覆盖氮化物或氮氧化物层的顶部高温氧化物（HT0)层120。
[0008] 具有常规S0N0S结构102和形成该常规S0N0S结构的方法的一个问题是：由于通 过该层的泄露电流，限制设备100寿命和/或限制其在一些应用中使用的氮化物或氮氧化 物层118的差的数据保持。
[0009] 具有常规S0N0S结构102和形成该常规S0N0S结构的方法的另一个问题是：氮氧 化物层118的化学计量在整个层的厚度上既不均匀也未被优化。特别地，氮氧化物层118 常规地以使用单个工艺气体混合物和固定的或恒定的加工条件的单个步骤被形成或沉积， 以试图提供在整个相对厚的层上的厚度具有高浓度氮和高浓度氧的均匀层。然而，由于顶 部效应或底部效应，这导致氮、氧和硅浓度可以在整个常规氮氧化物层118中不同。顶部效 应由其中工艺气体跟随沉积被切断的顺序引起的。特别地，含有硅的工艺气体，例如硅烷， 通常被首先切断，导致具有高氧和/或氮和低硅的氮氧化物层118的顶部部分。类似地，底 部效应被其中工艺气体被引入以开始沉积的顺序引起。特别地，氮氧化物层118的沉积通 常跟随退火步骤，导致在沉积工艺的开始的氨（NH3)峰值或相对高的浓度，并且产生具有低 氧和低硅和高氮的氮氧化物层的底部部分。底部效应还由表面成核现象引起，其中在初始 工艺气体混合物中可用的氧和硅优先与在衬底的表面的硅反应，并且不会有助于形成氮氧 化物层。因此，由0N0堆栈104制造的存储设备100的电荷存储特性和特定的编程和擦除 速度和数据保持都受到不利的影响。
[0010] 因此，存在对具有0N0堆栈的存储设备的需求，该0N0堆栈具有作为存储层的氮氧 化物层，其表现出改进的编程和擦除速度和数据保持。还需要形成具有表现出改进的氮氧 化物化学计量的氮氧化物层的0N0堆栈的方法或工艺。
[0011] 廳
[0012] 提供了包括多层电荷储存层的半导体存储设备和形成该半导体存储设备的方法。 通常，设备包括由覆盖在衬底上的表面的半导体材料形成的沟道，该沟道连接存储设备的 源极和漏极；覆盖沟道的隧道氧化物层；以及包括在隧道氧化物层上的富氧、第一氮氧化 物层的多层电荷储存层及在第一氮氧化物层上的贫氧、第二氮氧化物层，其中第一氮氧化 物层的化学计量组合物导致其实质上没有陷阱，其中第二氮氧化物层的化学计量组合物导 致其陷阱密集。在一个实施例中，设备包括非平面晶体管，其包括具有邻接沟道的多个表面 的栅极，并且栅极包括隧道氧化物层和多层电荷储存层。还公开了其它的实施例。
[0013] 附图简沭
[0014] 当结合附图阅读以下详细描述和后面提供的所附权利要求时，本结构和方法的这 些和各个其它的特征和优点将变得明显，在附图中：
[0015] 图1 (现有技术）是示出关于具有根据常规方法形成的氧化物氮化物氧化物（0N0) 堆栈的方法的存储设备的中间体结构的剖视侧视图的框图；
[0016] 图2是示出根据本公开的实施例的具有包含多层电荷储存层的硅氧化物氮氧化 物氧化物硅结构的半导体设备的一部分的剖视侧视图的框图；
[0017] 图3是关于根据本公开的实施例形成包括多层电荷储存层的氧化物氮氧化物氧 化物结构的方法的流程图；
[0018] 图4是示出关于与使用常规存储层的存储设备相比，使用根据本公开形成的存储 层的存储设备的数据保持方面的改进的曲线图；
[0019] 图5是关于根据本公开的另一个实施例的形成包括多层电荷储存层的氧化物氮 氧化物氧化物结构的方法的流程图；
[0020] 图6是具有0N0结构的编程的常规存储设备的能带图；
[0021] 图7A和7B是根据本公开的实施例、在编程之前和编程之后的包括多层电荷储存 层的存储设备的能带图；
[0022] 图8A示出了包括分离俘获区的非平面多栅极设备；
[0023] 图8B示出了图8A的非平面多栅极设备的剖视图；
[0024] 图9A和图9B示出了包括分离电荷俘获区和水平纳米线沟道的非平面多栅极设 备。
[0025] 图10A和10B示出了包括分离电荷俘获区和垂直纳米线沟道的非平面多栅极设 备；
[0026] 图11A和11B示出了用于制造图10A的非平面多栅极设备的栅极第一方案；以及
[0027] 图12A和12B示出了用于制造图10A的非平面多栅极设备的栅极最近方案。
[0028] 详沭
[0029] 本发明通常涉及包括包含多层电荷储存层的硅氧化物氮氧化物氧化物硅栅极结 构的设备和用于制造该栅极结构的方法。该栅极结构和方法对于形成例如存储晶体管的存 储设备中的存储层是特别有用的。
[0030] 在以下的描述中，出于解释的目的，阐述了大量的具体细节以提供对本公开的全 面的理解。然而，对于本领域技术人员将明显的是，在没有这些具体细节的情况下，本结构 和方法可以实施。在其它的实例中，公知的结构和技术没有具体示出或以框图形式示出，以 避免不必要地模糊对本说明书的理解。
[0031] 在说明书中提到的"一个实施例（oneembodiment) "或"实施例（embodiment) "指 的是结合实施例描述的特定的特征、结构或特性包含在至少一个实施例中。在说明书中的 各个地方出现的短语"在一个实施例中（inoneembodiment)"并不一定都指的是相同的实 施例。如本文使用的术语"耦合（tocouple)"可以既包括直接连接又包括通过一个或多个 中间部件间接连接。
[0032] 简言之，本方法涉及形成多层电荷储存层，其包括例如氮氧化硅（Si2N20)层的具 有不同浓度的氧、氮、和/或硅的多个氮氧化物层。以比常规0N0结构中的氮化物或氮氧化 物层更高的温度形成氮氧化物层，并且使用不同的工艺气体混合物和/或以不同的流速形 成每个层。通常，氮氧化物层包括至少顶部氮氧化物层和底部氮氧化物层。在某些实施例 中，层的化学计量组合物被定制或选择，使得下部或底部氮氧化物具有高的氧含量和硅含 量，并且顶部氮氧化物层具有高的硅浓度和高的氮浓度且低的氧浓度，以产生贫氧、富硅氮 化物或氮氧化物。富硅和富氧底部氮氧化物层减少了储存的电荷损失而不影响设备速度或 编程和擦除电压之间的初始（寿命的开始）差。富硅、贫氧顶部氮氧化物层增加了存储设 备的编程和擦除电压之间的差，从而提高了设备速度、增加了数据保持、并且延长了设备的 工作寿命。在一些实施例中，富硅、贫氧顶部氮氧化物层还可以包括选定用于增加其中陷阱 数量的一定浓度的碳。
[0033] 可选地，可以选择顶部氮氧化物层和底部氮氧化物层之间的厚度的比值，以便于 在使用干式氧化或湿式氧化形成第一氧化物层之后、在硅氧化物氮氧化物氧化物硅栅极结 构的隧穿氧化物层或第一氧化物层上方形成氮氧化物层。
[0034] 现在将参考图2到图4更详细地描述根据本公开的各个实施例的硅氧化物氮氧化 物氧化物硅结构和关于制造该结构的方法。
[0035] 图2是根据一个实施例示出了具有包含多层电荷储存层的硅氧化物氮氧化物氧 化物硅栅极结构的半导体存储设备200的一部分的剖视侧视图的框图。参考图2,存储设备 200包括包含在衬底或硅衬底208上的硅层的表面206上方形成的多层电荷储存层204的 硅氧化物氮氧化物氧化物硅栅极结构或栅极堆栈202。此外，设备200还包括对准栅极堆栈 202并且被沟道区212分开的一个或多个扩散区210,例如源极区和漏极区或结构。通常， 硅氧化物氮氧化物氧化物硅栅极结构包括包含硅的栅极层和硅层或衬底208的一部分，所 述栅极层例如在多层电荷储存层204上形成的并与多层电荷储存层204接触的多晶硅或多 晶栅极层214。多晶栅极层214通过多层电荷储存层204从衬底208分开或电气隔离。硅 氧化物氮氧化物氧化物硅结构包括将栅极堆栈202从沟道区212分开或电气隔离的薄的下 部氧化物层或隧穿氧化物层216、顶部或阻挡氧化物层218和多层电荷储存层204。如上所 述和如图2中所示，多层电荷储存层204包括至少两个氮氧化物层，其包含顶部氮氧化物层 220A和底部氮氧化物层220B。
[0036] 衬底208可以包括任何公知的基于硅的半导体材料，其包含硅、硅-锗、绝缘体上 硅、或蓝宝石上硅衬底。可选地，衬底208可以包括在非基于硅的半导体材料上形成的硅 层，该非基于硅的半导体材料，例如，砷化镓、锗、氮化镓、或铝-磷。在某些实施例中，衬底 208是掺杂的或未掺杂的硅衬底。
[0037] 硅氧化物氮氧化物氧化物硅结构的下部氧化物层或隧穿氧化物层216通常包括 从大约15埃（A)到大约22A的相对薄的二氧化硅（Si〇2)层，并且在一些实施例中是大约 I8AJ遂穿氧化物层216可以通过任何合适的方式被形成或沉积，该任何合适的方式，包括 例如进行热生长或使用化学气相沉积（CVD)进行沉积。通常在氧环境中使用热氧化来形成 或生长隧道氧化物层。在一个实施例中，工艺包括干式氧化法，其中衬底208被放置在沉积 或加工腔室中，被加热到从大约700°C到大约850°C的温度，并且将其暴露到氧气中达基于 实现的隧穿氧化物层216的期望厚度进行选定的预定时间段。在另一个实施例中，隧道氧 化物层在ISSG(原位蒸汽产生）腔室中使用自由基氧化进行生长，该自由基氧化使用衬底 上的氧气（〇2)和氢气（H2)之间在至少1000°C的温度下的反应。示例性加工时间是从大约 10分钟到大约100分钟。氧化可以在常压或低压下执行。
[0038] 如上所述，多层电荷储存层通常包括至少两个氮氧化物层，其具有硅、氧和氮的 不同组合物，并且多层电荷储存层具有的整个厚度可以从大约70A到大约150A,并且在 某些实施例中是大约l〇〇iL在一个实施例中，氮氧化物层以低压CVD工艺使用硅源、氮源、 和含氧气体来形成或沉积，所述硅源，例如硅烷（SiH4)、氯硅烷（SiH3Cl)、二氯甲硅烷或 DCS(SiH2Cl2)、四氯化硅（SiCl4)、二叔丁基氨基硅烷（BTBAS)，所述氮源，例如氮气（N2)、氨 气（NH3)、三氧化氮（N03)或一氧化二氮（N20)，所述含氧气体，例如氧气（02)或队0。可选 地，可以使用其中氢已经被氣取代的气体，包括，例如置换順 3的氣化氨（ND3)。氣置换氢有 利地在氧化硅界面钝化Si悬空键，从而增加了设备的NBTI(负偏压温度不稳定性）寿命。
[0039] 例如，通过在沉积腔室中放置衬底208,并且引入包含N20、NH3和DCS的工艺气体， 同时保持腔室在从大约5毫托（mT)到大约500mT的压力，并且保持衬底在从大约700°C到 大约850°C的温度（并且在某些实施例中保持衬底在至少约760°C的温度）达大约2. 5分 钟到大约20分钟的时间段，可以将下部或底部氮氧化物层220B沉积在隧穿氧化物层216 上方。特别地，工艺气体可以包括以从大约8 :1到大约1 :8比例混合的N20和NH3的第一 气体混合物和以从大约1 :7到大约7 :1比例混合的DCS和NH3的第二气体混合物，并且可 以以从大约5到200标准立方厘米每分钟（seem)的流速引入。已经发现的是，在这些条件 下产生的或沉积的氮氧化物层产生在编程之后和在擦除之后减少电荷损失率的富硅、富氧 的底部氮氧化物层220B，其在保持模式下表现为小的电压漂移。
[0040] 顶部氮氧化物层220A可以以CVD工艺沉积在底部氮氧化物层220B上方，该CVD工 艺在从大约5mT到大约500mT的腔室压力下、并且在从大约700°C到大约850°C的衬底温度 (并且在某些实施例中在至少大约760°C)下、使用包括N20、NH3和DCS的工艺气体达大约 2. 5分钟到大约20分钟的时间段。特别地，工艺气体可以包括以从大约8 :1到大约1 :8比 例混合的N20和NH3的第一气体混合物和以从大约1:7到大约7 :1比例混合的DCS和NH3 的第二气体混合物，并且可以以从大约5到大约2〇SCCm的流速引入。已经发现的是，在这 些条件下产生的或沉积的氮氧化物层产生富硅、富氮、和贫氧顶部氮氧化物层220A，其提高 了速度并且增加了编程和擦除电压之间的初始差、而不影响使用硅氧化物氮氧化物氧化物 硅结构的实施例制造的存储设备的电荷损失率，从而延长了设备的工作寿命。
[0041] 在一些实施例中，富硅、富氮、和贫氧顶部氮氧化物层220A可以以CVD工艺沉积在 底部氮氧化物层220B上，该CVD工艺使用包括以从大约7 :1到大约1 :7比例混合的BTBAS 和氨气（NH3)的工艺气体，以进一步包括选定用于增加其中陷阱的数量的一定浓度的碳。在 第二氮氧化物层中选定的碳的浓度可以包括从大约5%到大约15%的碳浓度。
[0042] 在某些实施例中，顶部氮氧化物层220A被顺序沉积在用于形成底部氮氧化物层 220B的相同的工具中，基本上不会破坏沉积腔室上的真空。在某些实施例中，顶部氮氧化物 层220A沉积而基本上不改变在沉积底部氮氧化物层220B期间衬底208被加热到的温度。 在一个实施例中，顶部氮氧化物层220A被顺序沉积并且紧接着通过减少N20/NH3气体混合 物相对于DCS/NH3气体混合物的流速来沉积的底部氮氧化物层220B，以提供期望比值的气 体混合物以产生富硅、富氮、和贫氧顶部氮氧化物层220A。
[0043] 在某些实施例中，另一个氧化物或氧化物层（在这些图中未示出）在形成栅极堆 栈202之后在衬底208上的不同区中形成或在使用蒸汽氧化的设备中形成。在该实施例中， 硅氧化物氮氧化物氧化物硅结构的顶部氮氧化物层220A和顶部或阻挡氧化物层218在蒸 汽氧化处理期间有利地蒸汽退火。特别地，蒸汽退火，提高了顶部或阻挡氧化物层218的质 量，减少了靠近阻挡氧化物层的顶面形成的陷阱数量，且减少了靠近下面的顶部氮氧化物 层220A的顶面形成陷阱的数量，从而减少了或基本上消除了电场，其否则可能形成穿过阻 挡氧化物层，这可能导致电荷载流子借此回流并且不利地影响电荷储存层中的数据保持或 电荷保持。
[0044] 底部氮氧化物层220B的合适的厚度已经发现从大约l〇A到大约SOA:底部层和 顶部氮氧化物层之间的厚度的比值已经发现从大约1 :6到大约6 :1，并且在某些实施例中， 底部层和顶部氮氧化物层之间的厚度的比值是至少大约1 :4。
[0045] 硅氧化物氮氧化物氧化物硅结构的顶部或阻挡氧化物层218包括从大约30A到 大约70A的相对厚的Si02层，并且在某些实施例中，该顶部或阻挡氧化物层218包括大约 45A的Si02层。顶部或阻挡氧化物层218可以通过任何合适的方式被形成或沉积，该任何 合适的方式包括例如热生长或使用CVD沉积。在一个实施例中，顶部或阻挡氧化物层218是 使用CVD工艺沉积的高温氧化物（HT0)。通常，沉积工艺包括在从大约50mT到大约1000mT 的压力下的沉积腔室中，将衬底208暴露到硅源和含氧气体（所述硅源，例如硅烷、氯硅烷、 或二氯甲硅烷；所述含氧气体，例如〇 2或N20)，持续大约10分钟到大约120分钟的时间段， 同时保持衬底在从大约650°C到大约850°C的温度下。
[0046] 在某些实施例中，顶部或阻挡氧化物层218被顺序沉积在用于形成氮氧化物层 220A、220B的相同的工具中。在某些实施例中，氮氧化物层220A、220B和顶部或阻挡氧化物 层218在用于生长隧穿氧化物层216的相同的工具中形成或沉积。合适的工具，包括，例如 商业购自加利福尼亚的斯科茨谷的AVIZA技术的0N0AVP。
[0047] 根据一个实施例形成或制造硅氧化物氮氧化物氧化物硅堆栈的方法现在将参考 图3的流程图进行描述。
[0048] 参考图3,本方法开始于在衬底208的表面上的包含硅的层上方形成硅氧化物氮 氧化物氧化物硅栅极堆栈202的第一氧化物层，例如隧穿氧化物层216 (300)。接着，包含氮 氧化物的多层电荷储存层204的第一或底部氮氧化物层220B在第一氧化物层的表面上形 成（302)。如上所述，该第一或底部氮氧化物层220B可以通过CVD工艺使用工艺气体来形 成或沉积，该工艺气体包含成比例和以定制的流速的N20/NH3和DCS/NH3气体混合物，以提 供富硅和富氧氮氧化物层。多层电荷储存层204的第二或顶部氮氧化物层220A然后在第一 或底部氮氧化物层220B的表面上形成（304)。第二或顶部氮氧化物层220A具有不同于第 一或底部氮氧化物层220B的化学计量组合物的氧、氮、和/或硅的化学计量组合物。特别 地，并且如上所述，第二或顶部氮氧化物层220A可以通过CVD工艺使用工艺气体来形成或 沉积，该工艺气体包含成比例和定制的流速的N20/NH3和DCS/NH3气体混合物，以提供富硅、 贫氧顶部氮氧化物层。最后，硅氧化物氮氧化物氧化物硅结构的顶部或阻挡氧化物层218 在多层电荷储存层的第二层的表面上形成（306)。如上所述，该顶部或阻挡氧化物层218可 以通过任何合适的方式形成或沉积，但是在一些实施例中以CVD工艺沉积。在一个实施例 中，顶部或阻挡氧化物层218是以HTOCVD工艺沉积的高温氧化物。可选地，顶部或阻挡氧 化物层218可以热生长，然而应当理解的是，在该实施例中，因为在热生长顶部或阻挡氧化 层218的过程期间顶部氮氧化物中的一些将被有效消耗或氧化，所以顶部氮氧化物220A的 厚度可以被调整或增加。
[0049] 可选地，该方法还可以包括在顶部或阻挡氧化物层218的表面上形成或沉积含硅 层以形成硅氧化物氮氧化物氧化物硅堆栈或结构（308)。含硅层可以是，例如，通过CVD工 艺沉积的多晶硅层，以形成晶体管或设备200的控制或多晶栅极层214。
[0050] 现在将参照图4进行这样一个比较，即使用根据本公开的实施例形成的存储层的 存储设备的数据保持与使用常规存储层的存储设备的数据保持的比较。特别地，图4示出 了在编程（VTP)期间和在擦除（VTE)期间的电可擦除可编程只读存储器（EEPR0M)中的设 备的阈值电压相对EEPR0M设备寿命的变化，其中EEPR0M使用常规的0N0结构和使用具有 多层氮氧化物层的硅氧化物氮氧化物氧化物硅结构制成。在收集关于该附图的数据过程 中，两个设备在85°C的环境温度下预先循环100K循环。
[0051] 参考图4,曲线图或线402示出了在初始写入-编程或擦除之后没有刷新存储器 的情况下，关于使用具有单个氮氧化物层的常规0N0结构制造的EEPR0M的VTP随着时间的 变化。在线402上的实际数据点通过未填充的圆示出，线的其余部分示出了VTP的外推到 关于EEPR0M的指定的寿命终止（E0L)。曲线图或线404示出了使用常规0N0结构制造的 EEPR0M的VTE随时间的变化。在线404上的实际数据点通过实心圆示出，并且线的其余部 分示出了VTE的外推到关于EEPR0M的E0L。通常，关于在E0L的EEPR0M的VTE和VTP之间 的指定的差是至少〇. 5V以能够识别和感测编程状态和擦除状态之间的差。从该图可以看 出，使用常规0N0结构制造的EEPR0M在指定的20年E0L处具有大约0. 35V的VTE和VTP 之间的差。因此，使用常规0N0结构制造的并且在以上描述的状态下操作的EEPR0M将不能 满足至少大约17年的指定的工作寿命。
[0052] 与此相反，分别通过线406和408示出了关于使用具有多层氮氧化物层的硅氧化 物氮氧化物氧化物硅结构制造的EEPR0M的随时间变化的VTP和VTE中的变化，示出了在 指定的E0L的至少大约1. 96V的VTE和VTP之间的差。因此，根据本公开的实施例使用硅 氧化物氮氧化物氧化物硅结构制造的EEPR0M将满足和超过20年的指定的工作寿命。特 别地，曲线图或线406示出了根据本公开的实施例使用硅氧化物氮氧化物氧化物硅结构的EEPROM的VTP随着时间的变化。线406上的实际数据点通过未填满的正方形来表示，线的 其余部分示出了VTP外推到指定的EOL。曲线图或线408示出了EEPROM的VTE随时间的变 化，并且在线408上的实际数据点通过填满的正方形来表示，线的其余部分示出了VTE外推 到EOL。
[0053] 根据另一个实施例形成或制造半导体设备的方法现在参考图5的流程图进行描 述。
[0054] 参考图5,方法开始于在衬底上形成隧穿氧化物层216(500)。接着，多层电荷储存 层204的富氧、第一或底部氮氧化物层220B形成在隧穿氧化物层216的表面上（502)。如 上所述，该富氧、第一或底部氮氧化物层220B可以通过CVD工艺使用包含在从大约5 :1到 15 :1比值范围的二氯甲硅烷（SiH2Cl2)/氨气（NH3)混合物的工艺气体来形成或沉积；和在 从大约2 :1到4 :1的比值范围和以定制的流速的一氧化二氮（N20)/NH3混合物，以提供基 本上没有陷阱的富硅且富氧氮氧化物层。这是第一或底部氮氧化物层220B的化学计量组 合物包括选定的高浓度的氧以通过充当在第二或顶部氮氧化物层220A中俘获的电荷和衬 底208之间的障碍来增加多层电荷储存层的保持性能。在第一或底部氮氧化物层220B中 的氧的选定的浓度可以包括从大约15%到大约40%的氧浓度，并且在某些实施例中是大 约 35%。
[0055] 贫氧、第二或顶部氮氧化物层220A然后形成在第一或底部氮氧化物层220B的表 面上（504)。第二或顶部氮氧化物层220A具有不同于第一层的化学计量组合物的氧、氮和/ 或硅的化学计量组合物。特别地，并且如上所述，第二或顶部氮氧化物层220A可以通过CVD 工艺使用工艺气体来形成或沉积，该工艺气体包含在大约1 :6到1 :8的比值范围的N20/NH3 混合物和在大约1.5:1到3:1比值范围的5以2(：12/册1 3混合物，以提供具有大约5%或更少 的氧浓度的陷阱密度氮氧化物层。因此，第二或顶部氮氧化物层220A包括比第一或底部氮 氧化物层220B的电荷陷阱密度大至少1000倍的电荷陷阱密度。
[0056] 最后，顶部或阻挡氧化物层218被形成在多层电荷储存层204的第二或顶部氮氧 化物层220A上方（506)。如上所述，该顶部或阻挡氧化物层218可以通过任何合适的方式被 形成或沉积。在一个实施例中，第二或阻挡氧化物层218以这样一个方式被形成，该方式通 过氧化第二氮氧化物层的一部分而导致减薄第二或顶部氮氧化物层220A到预定厚度。最 后，如上参考图4所述，多层电荷储存层204的改善的保持性能增加关于在编程电压（VTP) 和擦除电压（VTE)之间指定的差的半导体设备的寿命终止（E0L)到至少大约20年。
[0057] 在另一个方面，本公开的多层电荷储存层具有带隙能量，该带隙能量被设计为产 生与由于编程状态中在电荷储存层中电荷存储建立的电场相反的电场，从而增加数据保 持，而不影响编程电压和/或设备速度。图6示出了，包括在硅衬底602中的沟道、隧穿氧 化物层604、均匀的氮化物或氮氧化物电荷储存层606、氧化物阻挡层608和多晶硅控制栅 极610的被编程的常规设备的能带图。参考图6,应当注意的是，位于靠近电荷储存层606 的中心的大量的俘获的电荷导致远离隧穿氧化物层604朝向俘获的电荷的大电场的建立， 并且其可以引起或导致存储的电荷的损失。
[0058] 与此相反，在包括本公开的多层电荷储存层的存储设备中，设计带隙能量多层电 荷储存层导致了指向内侧（从电荷储存层朝向隧道氧化物）的电场建立，其对抗由于增加 电荷保持而存储的电荷引起的电场的建立。包括多层电荷储存层706的未编程存储设备在 图7A中示出。设备包括在硅衬底702中的沟道、隧穿氧化物层704、贫氧氮氧化物层706A、 富氧底部氮氧化物层706B、氧化物阻挡层708和多晶硅控制栅极710。参考图7A，在贫氧顶 部氮氧化物层706A中的陷阱位点产生电场，其对抗由被编程的设备中的俘获的电荷产生 的电场。图7A中示出了产生包括多层电荷储存层706的设备在编程状态中的带隙图。 [0059] 实施方式和替代方案
[0060] 另一个方面，本公开涉及包括多栅极或多栅极表面存储设备和制造该多栅极或多 栅极表面存储设备的方法，多栅极或多栅极表面存储设备包括覆盖在衬底的表面上或之上 形成的沟道的两个或多于两个侧面的电荷俘获区。多栅极设备包括平面设备和非平面设备 两者。平面多栅极设备（未示出）通常包括双栅极平面设备，其中大量的第一层被沉积以在 随后形成的沟道下面形成第一栅极，并且大量的第二层被沉积在其上以形成第二栅极。非 平面多栅极设备通常包括在衬底的表面上或之上形成并且被栅极在三个或多于三个侧面 上包围的水平或垂直沟道。
[0061] 图8A示出了包括电荷俘获区的非平面多栅极存储设备的一个实施例。参考图8A， 存储设备800通常指的是finFET，其包括由覆盖在衬底806上的表面804的半导体材料的 薄膜或层形成的沟道802,其连接存储设备的源极808和漏极810。沟道802被鳍片在三个 侧面上包围，鳍片形成设备的栅极812。栅极812的厚度（在从源极到漏极的方向测量的） 确定设备的有效沟道长度。
[0062] 根据本公开，图8A的非平面多栅极存储设备800可以包括分离电荷俘获区。图8B 是图8A的非平面存储设备的一部分的剖视图，其包括衬底806、沟道802和栅极812的一部 分，示出了多层电荷储存层814。栅极812还包括覆盖凸起的沟道802的隧道氧化物层816、 阻挡介质818和覆盖阻挡层的金属栅极层820以形成存储设备800的控制栅极。在一些实 施例中，掺杂的多晶硅可以取代金属被沉积以提供多晶硅栅极层。沟道802和栅极812可 以直接在衬底806上形成或直接在绝缘层或介电层822上形成，例如在衬底上或上方形成 的埋氧化物层。
[0063] 参考图8B，多层电荷储存层814包括至少一个下部或底部电荷俘获层824和上部 或顶部电荷俘获层826,至少一个下部或底部电荷俘获层824包括更靠近隧道氧化物层816 的氮化物，上部或顶部电荷俘获层826覆盖底部电荷俘获层。通常顶部电荷俘获层826包 括富硅、贫氧氮化物层并且包括分布在多个电荷俘获层中的大多数电荷陷阱，而底部电荷 俘获层824包括富氧氮化物或氮氧化硅，并且相对于顶部电荷俘获层是富氧的以减少其中 的电荷陷阱的数量。所谓的富氧指的是其中在底部电荷俘获层824中的氧的浓度是从大约 15%到大约40%，而在顶部电荷俘获层826中的氧的浓度是小于约5%。
[0064] 在一个实施例中，阻挡介质818还包括例如HT0的氧化物以提供0NN0结构。沟道 802和上覆的0NN0结构可以直接在硅衬底806上形成并且覆盖由掺杂的多晶硅栅极层820 以提供S0NN0S结构。
[0065] 在一些实施例中，例如在图8B中所示，多层电荷储存层814还包括至少一个薄的 中间体或反隧穿层828,其包含例如氧化物的介质，该至少一个薄的中间体或反隧穿层828 将顶部电荷俘获层826和底部电荷俘获层824分开。反隧穿层828实质上减少了在从隧穿 到底部氮化物层824编程期间在上部氮化物层826的边界累积的电子电荷的可能性，导致 了比在图1和图6中示出的结构的泄露电流更低的泄露电流。
[0066] 正如以上描述的实施例，底部电荷俘获层824和顶部电荷俘获层826中的一者或 两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺，该CVD工艺包含成比例和以 定制的流速的N20/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。多层电荷储存 结构的第二氮化物层然后在中间氧化物层上形成。顶部电荷俘获层826具有不同于底部电 荷俘获层824的化学计量组合物的氧、氮和/或硅的化学计量组合物，并且也可以通过CVD 工艺形成或沉积，该CVD工艺使用包含成比例和以定制的流速的DCS/NH3和N20/NH3气体混 合物的工艺气体以提供富硅、贫氧顶部氮化物层。
[0067] 在包括包含氧化物的中间体或反隧穿层828的那些实施例中，反隧穿层可以通过 使用自由基氧化将底部氮氧化物层氧化到选定的深度来形成。可以例如在l〇〇〇-ll〇〇°C的 温度使用单个晶片工具、或在800-900°C的温度使用批量反应器工具来执行自由基氧化。对 于批量处理，可以在300-500托尔的压力下采用H2和02气体的混合物，或在10-15托尔的 压力下使用单个蒸汽工具采用H2和02气体的混合物，使用单个晶片工具持续采用1至2分 钟的时间，或使用批量处理持续采用30分钟至1小时的时间。
[0068] 最后，在包括包含氧化物的阻挡介质818的那些实施例中，氧化物可以通过任何 合适的方式被形成或沉积。在一个实施例中，阻挡介质818的氧化物是以HTOCVD工艺被 沉积的高温氧化物。可选地，阻挡介质818或阻挡氧化物层可以是热生长的，然而应当理解 的是，在该实施例中，因为在热生长阻挡氧化物层的过程期间顶部氮化物中的一些将被有 效消耗或氧化，所以顶部氮化物厚度可以被调整或增加。第三选择是使用自由基氧化将顶 部氮化物层氧化到选定的深度。
[0069] 底部电荷俘获层824的合适的厚度可以从大约30A到大约80A(具有一些允许 的偏差，例如± 10A)，其中大约5-20A可以被自由基氧化消耗以形成反隧穿层828。顶部电 荷俘获层826的合适的厚度可以是至少301在某些实施例中，顶部电荷俘获层826可以形 成高达130A的厚度，其中30-70A可以被自由基氧化消耗以形成阻挡介质818。在一些实 施例中，底部电荷俘获层824和顶部电荷俘获层826之间的厚度的比值是大约1 :1，但是其 它的比值也是可能的。
[0070] 在其它的实施例中，顶部电荷俘获层826和阻挡介质818中的一者或两者可以包 括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如ZrSiON、 ZrSiO或ZrO的基于锆的材料、以及例如Y203的基于钇的材料。
[0071] 在图9A和9B中示出的另一个实施例中，存储设备可以包括由覆盖在衬底上的表 面的半导体材料的薄膜形成的纳米线沟道，其连接存储设备的源极和漏极。所谓的纳米线 沟道指的是在在结晶硅材料的薄带中形成的、具有大约10纳米（nm)或更小的最大横截面 积，并且更加优选的是小于约6nm的最大横截面尺寸。可选地，沟道可以形成具有相对于沟 道的长轴的〈1〇〇>表面结晶取向。
[0072] 参考图9A，存储设备900包括水平纳米线沟道902,其由在衬底906上的表面上或 覆盖衬底906上的表面的半导体材料的薄膜或层形成，该水平纳米线沟道902连接存储设 备的源极908和漏极910的。在示出的实施例中，设备具有环绕栅极（GAA)结构，其中纳米 线沟道902在所有的侧面上被设备的栅极912包围。栅极912的厚度（在从源极到漏极方 向测量的）确定设备的有效沟道长度。
[0073] 根据本公开，图9A的非平面多栅极存储设备900可以包括分离电荷俘获区。图9B 是图9A非平面存储设备的一部分的剖视图，其包括衬底906、纳米线沟道902和栅极912 的一部分，，示出了分离电荷俘获区。参考图9B，栅极912包括覆盖纳米线沟道902的隧道 氧化物层914、分离电荷俘获区、阻挡介质916和覆盖阻挡层的栅极层918以形成存储设备 900的控制栅极。栅极层918可以包括金属或掺杂的多晶硅。多层电荷储存层包含至少一 个内部电荷俘获层920和外部电荷俘获层922，内部电荷俘获层920包括更靠近隧道氧化物 层914的氮化物，外部电荷俘获层922覆盖内部电荷俘获层。通常外部电荷俘获层922包 括富硅、贫氧氮化物层并且包括在多个电荷俘获层中分布的大多数电荷陷阱，而内部电荷 俘获层920包括富氧氮化物或氮氧化硅、并且相对于外部电荷俘获层是富氧的以减少其中 电荷陷阱的数量。
[0074] 在例如所示的一些实施例中，多层电荷储存层还包括至少一个薄的中间体或反隧 穿层924,其包含例如氧化物的介质，至少一个薄的中间体或反隧穿层924将外部电荷俘获 层922和内部电荷俘获层920分开。反隧穿层924基本上减少了在从隧穿到内部电荷俘获 层920编程期间电子电荷在外部电荷俘获层922的边界累积的可能性，导致了更低的泄露 电流。
[0075] 正如以上描述的实施例，内部电荷俘获层920和外部电荷俘获层922中的一者或 两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包含成比例 和以定制的流速的N20/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。多层电 荷存储结构的第二氮化物层然后在中间氧化物层上形成。外部电荷俘获层922具有不同于 内部电荷俘获层920的化学计量组合物的氧、氮和/或硅的化学计量组合物，并且还可以通 过CVD工艺被形成或沉积，该CVD工艺使用包含成比例和以定制的流速的DCS/NH3和N20/ NH3气体混合物的工艺气体以提供富硅、贫氧顶部氮化物层。
[0076] 在包括包含氧化物的中间体或反隧穿层924的那些实施例中，反隧穿层可以通过 使用自由基氧化将内部电荷俘获层920氧化到选定的深度来形成。例如在1000-1100°C的 温度使用单个晶片工具，或在800-900°C的温度使用间隙反应器工具，可以执行自由基氧 化。对于批量处理，可以在300-500托尔的压力下采用H2和02气体的混合物，或在10-15 托尔的压力下使用单个蒸汽工具采用H2和02气体的混合物，使用单个晶片工具持续1-2分 钟的时间，或使用批量处理持续30分钟至1小时的时间。
[0077] 最后，在其中阻挡介质916包括氧化物的那些实施例中，氧化物可以通过任何合 适的方式形成或沉积。在一个实施例中，阻挡介质916的氧化物是以HTOCVD工艺被沉积的 高温氧化物。可选地，阻挡介质916或阻挡氧化物层是可以热生长的，然而应当理解的是， 在该实施例中，因为在热生长阻挡氧化物层的过程期间顶部氮化物中的一些将被有效消耗 或氧化，所以外部电荷俘获层922的厚度可能需要进行调整或增加。
[0078] 内部电荷俘获层920的合适的厚度可以从大约30A到大约80人（具有一些允许 的偏差，例如±l〇A)，其中大约5-20A可以被自由基氧化消耗以形成反隧穿层924。外部电 荷俘获层922的合适的厚度可以是至少_l〇A.在某些实施例中，外部电荷俘获层922可以形 成高达丨20A的厚度，其中30-70A可以被自由基氧化消耗以形成阻挡介质916。在一些实 施例中，内部电荷俘获层920和外部电荷俘获层922之间的厚度的比值是大约1 :1，但是其 它的比值也是可能的。
[0079] 在其它的实施例中，外部电荷俘获层922和阻挡介质916中的一者或两者可以包 括高K介质。合适的高K介质包括例如HfSiON、HfSiO或HfO的基于铪的材料、例如ZrSiON、 ZrSiO或ZrO的基于锆的材料、以及例如Y203的基于钇的材料。
[0080] 在另一个实施例中，存储设备是非平面设备或包括非平面设备，其包括在半导体 材料上形成的或由半导体材料形成的垂直纳米线沟道，其在衬底上的大量导电的、半导体 的层上或从在衬底上的大量导电的、半导体的层凸出。在图10A的剖切面中示出的该实施 例的一个变体中，存储设备1000包括在半导体材料的圆筒中形成的垂直纳米线沟道1002， 该沟道1002连接设备的源极1004和漏极1006。沟道1002被隧道氧化物层1008、多层电 荷储存层1110、阻挡层1012和覆盖阻挡层的栅极层1014包围以形成存储设备1000的控制 栅极。沟道1002可以包括在半导体材料的实质上固体圆筒的外层中的环形区，或可以包括 在介质填充材料的圆筒上方形成的环形区。正如以上所述的水平纳米线，沟道1002可以包 括多晶硅或再结晶的多晶硅以形成单晶通道。可选地，其中沟道1002包括晶体硅，沟道可 以形成以具有相对于沟道的长轴的〈1〇〇>表面结晶取向。
[0081] 在例如图10B中所示的一些实施例中，多层电荷储存层1010可以是包括至少第一 或内部电荷俘获层1016和第二或外部电荷俘获层1018的多层电荷储存层，第一或内部电 荷俘获层1016最靠近隧道氧化物层1008。可选地，第一电荷俘获层和第二电荷俘获层可以 被中间体氧化物或反隧穿层1020分开。
[0082] 正如以上所述的实施例，第一电荷俘获层1016和第二电荷俘获层1018中的一者 或两者可以包括氮化硅或氮氧化硅，并且可以例如通过CVD工艺形成，该CVD工艺包含成比 例和以定制的流速的N20/NH3和DCS/NH3气体混合物以提供富硅和富氧氮氧化物层。
[0083] 最后，第二电荷俘获层1018和阻挡层1012中的一者或两者可以包括例如HfSiON、 HfSiO、HfO、ZrSiON、ZrSiO、ZrO或Y203 的高K介质。
[0084] 第一电荷俘获层1016的合适的厚度可以从大约到大约8〇A(具有一些允许 的偏差，例如±l〇A)，其中大约5-20A可以被自由基氧化消耗以形成反隧穿层1020。第二 电荷俘获层1018的合适的厚度可以是至少30A，并且阻挡介质1012的合适的厚度可以从 大约30-70農5
[0085] 图10A的存储设备1000可以使用栅极第一方案或栅极最后方案来制造。图11A-F 示出了用于制造图10A的非平面多栅极设备的栅极第一方案。图12A-F示出了用于制造图 10A的非平面多栅极设备的栅极最后方案。
[0086] 参考图11A，在栅极第一方案中，例如阻挡氧化物的第一或下部介电层1102在例 如在衬底1106中的源极或漏极的第一掺杂的扩散区1104上方形成。栅极层1108被沉积 在第一介质层1102上方以形成设备的控制栅极，并且在其上形成第二或上部介电层1110。 正如以上所述的实施例，第一介电层1102和第二介电层1110可以通过CVD、自由基氧化被 沉积或通过氧化下面层或衬底的一部分来形成。栅极层1108可以包括通过CVD沉积的金 属或通过CVD沉积的掺杂的多晶硅。通常栅极层1108的厚度从大约40-50A,并且第一介 电层1102和第二介电层mo的厚度从大约20 -80A。
[0087] 参考图11B，第一开口 1112蚀刻通过上覆的栅极层1108、和第一介电层1102和第 二介电层1110到衬底1106中的扩散区1104。接着，包括隧道氧化物层1114、多层电荷储 存层1116、和阻挡介质1118的层被顺序沉积在开口中，并且上部介电层1110的表面平面化 以产生图11C中示出的中间体结构。
[0088] 尽管没有示出，应当理解的是，如在以上描述的实施例中，多层电荷储存层1116 可以包括多层电荷储存层，其包括至少一个下部或底部电荷俘获层和上部或顶部电荷俘获 层，下部或底部电荷俘获层更靠近隧道氧化物层1114,上部或顶部电荷俘获层覆盖底部电 荷俘获层。通常顶部电荷俘获层包括富硅、贫氧氮化物层并且包括分布在多个电荷俘获层 中的大多数电荷陷阱，而底部电荷俘获层包括富氧氮化物或氮氧化硅、并且相对于顶部电 荷俘获层是富氧的以减少其中电荷陷阱的数量。在一些实施例中，多层电荷储存层1116还 包括至少一个薄的中间层或反隧穿层，其包含例如氧化物的介质，该至少一个薄的中间层 或反隧穿层将顶部电荷俘获层和底部电荷俘获层分开。
[0089] 接着，第二开口或沟道开口 1120被各向异性蚀刻通过隧道氧化物层1114、多层电 荷储存层1116和阻挡介质1118,图11D。参考图11E，半导体材料1122沉积在沟道开口中 以在其中形成垂直沟道1124。垂直沟道1124可以包括在半导体材料的实质上固体圆筒的 外层中的环形区，或如图11E中所示，可以包括围绕介质填充材料1126的圆筒的分离的层 半导体材料1122。
[0090] 参考图11F，上部介电层1110的表面是平面化的，并且半导体材料1128的层包括 在其中形成的沉积在上部介电层上方的第二掺杂的扩散区1130(例如源极和漏极）以形成 不出的设备。
[0091] 参考图12,在栅极最后方案中，例如氧化物的介电层1202被形成在衬底1206上 的表面上的牺牲层1204上方，开口蚀刻通过介电层和牺牲层，并且在其中形成垂直沟道 1208。正如以上描述的实施例，垂直沟道1208可以包括在例如多晶硅或单晶硅的半导体材 料1210的实质上固体圆筒的外层中的环形区，或可以包括围绕介质填充材料的圆筒的分 离的层半导体材料（未示出）。介电层1202可以包括例如氧化硅的能够将随后形成的存 储设备1000的栅极层和上覆的电活性层或另一个存储设备电气隔离的任何合适的介质材 料。牺牲层1204可以包括任何合适的材料，其可以相对于介电层1202、衬底1206、和垂直 沟道1208的材料具有高选择性而蚀刻或移除。
[0092] 参考图12B，第二开口 1212通过蚀刻通过介电层1202和牺牲层1204到衬底1206 进行蚀刻，并且牺牲层1204被蚀刻或移除。牺牲层1204可以包括任何合适的材料，其可以 相对于介电层1202、衬底1206和垂直沟道1208的材料具有高选择性而蚀刻或移除。在一 个实施例中，牺牲层1204包括可以通过缓冲氧化物蚀刻（B0E蚀刻）而被移除的二氧化硅。
[0093] 参考图12C和12D，隧道氧化物层1214、多层电荷储存层1216、和阻挡介质1218的 层被顺序沉积在开口中，并且介电层1202的表面平面化以产生图12C和12D中示出的中间 体结构。在一些实施例中，例如在图12D中所示，多层电荷储存层1216可以是多层电荷储 存层，其包括至少第一或内部电荷俘获层1216a和第二或外部电荷俘获层1216b，至少第一 或内部电荷俘获层1216a最靠近隧道氧化物层1214。可选地，第一电荷俘获层和第二电荷 俘获层可以被中间体氧化物或反隧穿层1220分开。
[0094] 接着，栅极层1222被沉积到第二开口 1212中，并且上部介电层1202的表面被平 面化以产生图12E中示出的中间体结构。正如以上描述的实施例，栅极层1222可以包括被 沉积的金属或掺杂的多晶硅。最后，开口 1224被蚀刻通过栅极层1222以形成分离的存储 设备1226的控制栅极。
[0095] 本文描述的电荷保持设备的实施例可以用逻辑电路来实施以充当机器存储器。本 领域技术人员将理解的是，存在可以实施所描述的结构的不同的逻辑实施方式，并且优选 的媒介将随着其中工艺被部署的环境而变化。例如，如果实施者确定速度和精确度是最重 要的，那么实施者可以选择硬件和/或固件媒介；可选地，如果灵活性是最重要的，那么实 施者可以选择单独的软件实施方式；或，然而又可选地，实施者可以选择硬件、软件、和/或 固件的一些组合。因此，存在可以实施本文描述的设备的很多媒介，其中没有一个媒介是固 定地优于其他媒介的，因为任何将被利用的媒介是基于媒介将被部署的环境和实施者的特 别关注点（例如速度、灵活性或可预测性）而选择，其中的任何一个可以改变。本领域技术 人员将认识到，实施方式可选择的方面可以包括可选择定向的硬件、软件、和或固件。
[0096] 尽管以上示出或描述如具有仅仅两个氮氧化物层，即顶部层和底部层，本公开并 不限于此，并且多层电荷储存层可以包括任何数量n的氮氧化物层，其中的任何层或全部 层可以具有不同的氧、氮和/或硅的化学计量组合物。特别地，具有高达五个氮氧化物层、 每个具有不同的化学计量组合物的多层电荷储存层已经被生产和测试。然而，如将被本领 域技术人员理解的是，通常期望利用尽可能少的层以实现期望的结果，以减少制造设备所 必须的工艺步骤，并且从而提供更加简单和更加稳健的制造工艺。此外，因为控制更少层的 化学计量组合物和尺寸更加简单，所以利用尽可能少的层还导致了更高的产量。
[0097] 还应该理解的是，尽管示出和描述为存储设备中的硅氧化物氮氧化物氧化物硅堆 栈的一部分，本公开的结构和方法并不限于此，并且硅氧化物氮氧化物氧化物硅结构可以 在任何半导体技术中使用或与任何半导体技术一起使用或在需要电荷存储的或需要介电 层的或需要堆栈的任何设备中使用，包括，例如在分离栅极闪存、TaNOS堆栈中、在1T(晶体 管）S0N0S类型单元、2TS0N0S类型单元、3TS0N0S类型单元、局部2位单元、多级编程或单 元、和/或9T或12T非易失性半导体存储（NVSM)单元中使用，这并不脱离本公开的范围。
[0098] 前述详细描述已经通过使用框图、流程图、和/或示例阐述了设备和/或工艺的各 个实施例。在这些框图、流程图、和/或示例的范围包括一个或多个功能和/或操作，本领 域的技术人将理解的是，在这些框图、流程图、或示例内的每个功能和/或操作可以通过宽 范围的硬件、软件、固件、或实际上它们的任何组合来单独和/或共同实施。
[0099] 本文描述的结构的实施例可以以专用集成电路（ASIC)、现场可编程门阵列 (FPGA)、中央处理单元（CPU)、数字信号处理器（DSP)或其它的集成形式来实施。然而本领 域技术人员将认识到，出于存储运行在一个或多个计算机上的数据和/或程序（例如，如， 在一个或多个计算机系统上运行的一个或多个程序）的目的，本文公开的实施例的某些方 面可以整个地或部分地在专用存储器电路中等价实施，所述数据和/或程序犹如在一个或 多个处理器上运行的一个或多个程序（例如，如在一个或多个微处理器上运行的一个或多 个程序）、犹如固件，或犹如实际上它们的任意组合。
[0100] 在一般意义上，本领域技术人员将认识到的是，本文描述的各个结构可以通过宽 范围的电路单独地和/或共同地来实施。如本文使用的"电路（electricalcircuitry)" 包括但不限于，具有至少一个分立电路的电路、具有至少一个集成电路的电路、具有至少一 个专用集成电路的电路、形成通过计算机程序配置的通用计算设备的电路（例如通过计算 机程序配置的通用计算机，其至少部分执行本文描述的进程和/设备，或通过计算机程序 配置的微处理器，其至少部分执行本文描述的进程和/设备）、形成存储设备（例如，随机存 取存储器的形式）的电路、和/或形成通信设备（例如，调制解调器、通信交换机、或光电设 备）的电路。
[0101] 本领域技术人员将认识的是，在本文所阐述的方式中，以本领域常见的方式描述 设备和/或工艺、并且然后使用标准工程实践以集成这些描述的设备和/或工艺到更大的 系统中。也就是说，在没有实践不当的情况下，本文描述的设备和/或进程的至少一部分可 以被集成到网络处理系统中。
【权利要求】
1. 一种存储设备，包括： 沟道，所述沟道由覆盖在衬底上的表面的半导体材料形成，所述沟道连接所述存储设 备的源极和漏极； 隧道氧化物层，所述隧道氧化物层覆盖所述沟道；以及 多层电荷储存层，所述多层电荷储存层包括在所述隧道氧化物层上的富氧、第一氮氧 化物层和在所述第一氮氧化物层上的贫氧、第二氮氧化物层，其中所述第一氮氧化物层的 化学计量组合物导致其实质上没有陷阱，且其中所述第二氮氧化物层的化学计量组合物导 致其陷阱密集。
2. 根据权利要求1所述的存储设备，其中，所述沟道包括多晶硅。
3. 根据权利要求1所述的存储设备，其中，所述沟道包括再结晶的多晶硅。
4. 根据权利要求1所述的存储设备，其中，所述沟道包括硅纳米线。
5. 根据权利要求1所述的存储设备，其中，所述存储设备包括非平面晶体管，所述非平 面晶体管包括具有邻接所述沟道的多个表面的栅极，并且其中，所述栅极包括所述隧道氧 化物层和所述多层电荷储存层。
6. 根据权利要求5所述的存储设备，其中，所述栅极还包括覆盖所述多层电荷储存层 的阻挡介质和覆盖阻挡介电层的金属栅极层。
7. 根据权利要求6所述的存储设备，其中，所述阻挡介质包括高K介质。
8. 根据权利要求1所述的存储设备，其中，所述第二氮氧化物层还包括选定用于增加 其中陷阱的数量的一定浓度的碳。
9. 一种存储设备，包括： 导电沟道，所述导电沟道由覆盖衬底上的表面的半导体材料形成，所述导电沟道连接 所述存储设备的源极和漏极；以及 栅极，所述栅极具有邻接所述沟道的多个表面，所述栅极包括： 隧道氧化物层，所述隧道氧化物层覆盖所述沟道；以及 多层电荷储存层，所述多层电荷储存层包括第一氮氧化物层和第二氮氧化物层，所述 第一氮氧化物层更靠近所述隧道氧化物层，且其中所述第一氮氧化物层被包含氧化物的反 隧穿层从所述第二氮氧化物层分开。
10. 根据权利要求9所述的存储设备，其中，所述沟道包括硅纳米线。
11. 根据权利要求9所述的存储设备，其中，所述设备包括finFET，并且其中，所述栅极 还包括覆盖所述多层电荷储存层的阻挡介质，以及覆盖所述阻挡介电层的金属栅极层。
12. 根据权利要求11所述的存储设备，其中，所述阻挡介质包括高K介质。
13. 根据权利要求9所述的存储设备，其中，所述反隧穿层包括已经被自由基氧化所氧 化的所述第一氮氧化物层的一部分。
14. 根据权利要求9所述的存储设备，其中，所述第一氮氧化物层是实质上没有陷阱的 富氧、氮氧化物层，并且所述第二氮氧化物层是还包括选定用于增加其中陷阱数量的一定 浓度的碳的陷阱密集的贫氧、氮氧化物层。
15. -种存储设备，包括： 垂直沟道，所述垂直沟道由半导体材料的薄的凸出形成，所述半导体材料的薄的凸出 从在衬底上的表面上形成的第一扩散区延伸到在所述衬底的所述表面上方形成的第二扩 散区，所述垂直沟道将所述第一扩散区电连接到所述第二扩散区； 隧道氧化物层，所述隧道氧化物层邻接所述垂直沟道；以及 多层电荷储存层，所述多层电荷储存层邻接所述隧道氧化物层，所述多层电荷储存层 包括第一氮氧化物层和第二氮氧化物层，所述第一氮氧化物层包括更靠近所述隧道氧化物 层的富氧氮化物，所述第二氮氧化物层包括覆盖所述第一氮氧化物层的富硅、贫氧氮化物， 其中，所述第二电荷俘获层包括分布在分离电荷俘获区中的大多数电荷陷阱。
16. 根据权利要求15所述的存储设备，其中，所述沟道包括垂直硅纳米线。
17. 根据权利要求16所述的存储设备，其中，所述多层电荷储存层还包括将所述第一 氮氧化物层从所述第二氮氧化物层分开的氧化物反隧穿层。
18. 根据权利要求16所述的存储设备，还包括覆盖所述多层电荷储存层的高K阻挡介 质。
19. 根据权利要求18所述的存储设备，其中，所述多层电荷储存层还包括将所述第一 氮氧化物层从所述第二氮氧化物层分开的氧化物反隧穿层。
20. 根据权利要求15所述的结构，其中，所述第二氮氧化物层还包括选定用于增加其 中陷阱数量的一定浓度的碳。
【文档编号】H01L29/792GK104321878SQ201380016893
【公开日】2015年1月28日 申请日期:2013年3月15日 优先权日:2012年3月31日
【发明者】赛格·利维, 克里希纳斯瓦米·库马尔, 斐德列克·杰能, 萨姆·吉哈 申请人:赛普拉斯半导体公司