晶体管的形成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。

现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗(SiGe)，由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅(SiC)，由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。

然而，现有技术所形成的应力层与导电结构之间的电连接性能不佳，降低了半导体器件的性能和可靠性。

技术实现要素：

本发明解决的问题是提供一种晶体管的形成方法，所形成的晶体管中，应力层表面的电阻降低，使所述晶体管的工作电流提高、性能稳定。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底；在所述衬底表面形成栅极结构；在所述栅极结构两侧的衬底内形成开口；在所述开口内形成应力层；在所述应力层表面形成覆盖层，所述覆盖层内掺杂有氧族元素离子；采用金属硅化工艺使所述覆盖层转化为电接触层，所述电接触层的材料为掺杂有氧族元素离子的金属硅化物。

可选的，所述应力层的材料为碳化硅；所述应力层内掺杂有n型离子。

可选的，所述应力层的形成步骤包括：在所述开口的侧壁和底部表面形成种子层；在所述种子层表面形成填充满所述开口的应力材料层。

可选的，所述种子层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述应力材料层的形成工艺为外延沉积工艺。

可选的，所述覆盖层的材料为掺杂氧族元素离子的碳化硅。

可选的，所述覆盖层的形成工艺为外延沉积工艺。

可选的，在所述覆盖层内掺杂的氧族元素离子为硫离子、硒离子或碲离子。

可选的，在覆盖层内掺杂氧族元素离子的工艺为原位掺杂工艺或离子注入工艺。

可选的，采用原位掺杂工艺在覆盖层内掺杂氧族元素离子，且掺杂的氧族元素离子为硫离子时，工艺气体包括硫化氢、二氧化硫、氟化硫中的一种或多种。

可选的，当所述覆盖层内掺杂的氧族元素离子为硫离子时，所述硫离子的原子百分比浓度为0.1～5％。

可选的，所述覆盖层的厚度为3纳米～50纳米。

可选的，所述金属硅化工艺包括：在所述衬底、覆盖层和栅极结构表面形成金属层；采用第一退火工艺使金属层内的金属原子向覆盖层内扩散，使覆盖层转化为电接触层；在所述第一退火工艺之后，去除剩余的金属层。

可选的，所述金属层的材料为镍或铂。

可选的，还包括：在去除剩余的金属层之后，进行第二退火工艺。

可选的，所述栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧侧壁和衬底表面的侧墙。

可选的，所述栅介质层的材料为氧化硅；所述栅电极层的材料为多晶硅。

可选的，还包括：在形成所述覆盖层之后，在所述衬底和覆盖层表面形成介质层，所述介质层暴露出所述栅极结构的顶部表面；去除所述栅电极层，在所述介质层内形成栅极开口；在所述栅极开口的底部表面形成高k介质层；在所述高k介质层表面形成金属栅。

可选的，所述开口的形成步骤包括：在所述衬底和栅极结构表面形成掩膜层，所述掩膜层暴露出所述栅极结构两侧的部分衬底表面；以所述掩膜层为掩膜，刻蚀所述衬底，在所述衬底内形成开口。

可选的，形成所述开口的刻蚀工艺包括干法刻蚀工艺。

可选的，还包括：在所述电接触层表面形成电互连结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在应力层表面形成覆盖层之后，在所述覆盖层内掺杂氧族元素离子；当后续采用金属硅化工艺使覆盖层转化为电接触层之后，能够使所形成的电接触层材料为掺杂有氧族元素离子的金属硅化物。由于经过研究发现，在金属硅化物材料中掺杂氧族元素离子能够降低金属硅化物材料的肖特基势垒，因此，所形成的电接触层的肖特基势垒降低，则所述电接触层的电阻降低，从而能够降低所述应力层与后续所形成的电互连结构之间的电阻。由于应力层与后续所形成的电互连结构之间的电阻降低，能够提高电互连结构与应力层之间的电流，从而提高所形成的晶体管的工作电流，使所形成的晶体管的性能更为稳定，可靠性提高。

进一步，所述应力层的材料为碳化硅，则所形成的覆盖层材料为掺杂氧族元素离子的碳化硅；由所述覆盖层转化形成的电接触层材料为掺杂氧族元素离子的金属碳硅化合物材料，能够进一步降低金属碳硅化合物材料的肖特基势垒，以此降低应力层与电接触层之间的接触电阻，则后续形成的电互连 结构与应力层之间的电阻降低。

进一步，在所述覆盖层内掺杂的氧族元素离子为硫离子，在覆盖层内掺杂氧族元素离子的工艺为原位掺杂工艺；所述原位掺杂工艺能够在形成覆盖层的过程中，通过在工艺气体中加入硫源气体，能够使覆盖层内掺杂的硫离子分布更均匀，且掺杂工艺更为简单；则所形成的电接触层内的硫离子分布更为均匀，所形成的电接触层对于降低接触电阻的能力更为稳定。

附图说明

图1至图3是本发明实施例的一种晶体管的形成过程的剖面结构示意图；

图4至图10是本发明实施例的晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有技术所形成的应力层与导电结构之间的电连接性能不佳，降低了半导体器件的性能和可靠性。

经过研究发现，由于应力层的材料为半导体材料，而导电结构的材料为金属，所述应力层与导电结构的接触界面处存在肖特基势垒，造成载流子在所述应力层与导电结构的接触界面处的跃迁难度较大，则所述应力层与导电结构之间的接触电阻较大。

为了减小所述应力层与导电结构之间的接触电阻，一种方法是在应力层表面形成以金属硅化物为材料的电接触层，所述金属硅化物材料能够减小导电结构与应力层之间的肖特基势垒，由此减小应力层与导电结构之间的接触电阻。

图1至图3是本发明实施例的一种晶体管的形成过程的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100表面具有栅极结构101，所述栅极结构101两侧的衬底100内具有开口102。

请参考图2，采用选择性外延沉积工艺在所述开口102(如图1所示)内形成应力层103，所述应力层103的表面高于所述衬底100表面。

请参考图3，采用金属硅化工艺使位于表面的部分应力层103转化为电接触层104，所述电接触层104的材料为金属硅化物。

其中，当所形成的晶体管为PMOS晶体管时，所述应力层103的材料为硅锗(SiGe)；当所形成的晶体管为NMOS晶体管时，所形成的应力层103的材料为碳化硅(SiC)。所述电接触层104的形成步骤包括：在应力层103表面形成金属层；采用热退火工艺使金属层内的金属原子向应力层内扩散，使位于表面的部分应力层103转化为金属硅化物材料，形成电接触层104；在所述热退火工艺之后，去除剩余的金属层。

所述金属层的材料为镍(Ni)或钴(Co)；其中，尤其以镍为金属层的材料时，能够使所形成的电接触层104具有更低的接触电阻。对于PMOS晶体管来说，所述应力层103的材料为硅锗，所形成的电接触层104的材料为掺锗的镍硅化合物；对于NMOS晶体管来说，所述应力层103的材料为碳化硅，所形成的电接触层104的材料为掺碳的镍硅化合物。

然而，随着半导体技术节点的不断缩小，所需形成的晶体管的尺寸也相应缩小，导致所述应力层103与导电结构之间的接触面积较小，造成了应力层103与导电结构之间的接触电阻较大。即使在导电结构与应力层103之间形成电接触层104，由于材料本身的特性限制，对与降低所述应力层103与导电结构之间接触电阻的能力有限。以NMOS晶体管为例，当所述金属层的材料为镍时，所形成的电接触层104材料为掺碳的镍硅化合物，然而，由于所述掺碳的镍硅化合物的肖特基势垒依旧较高，导致所形成的NMOS晶体管中，应力层与导电结构之间的接触电阻依旧较大。因此，所述晶体管的形成过程无法满足技术发展的需求。

为了解决上述问题，本发明提供一种晶体管的形成方法。其中，在应力层表面形成覆盖层之后，在所述覆盖层内掺杂氧族元素离子；当后续采用金属硅化工艺使覆盖层转化为电接触层之后，能够使所形成的电接触层材料为掺杂有氧族元素离子的金属硅化物。由于经过研究发现，在金属硅化物材料中掺杂氧族元素离子能够降低金属硅化物材料的肖特基势垒，因此，所形成的电接触层的肖特基势垒降低，则所述电接触层的电阻降低，从而能够降低所述应力层与后续所形成的电互连结构之间的电阻。由于应力层与后续所形成的电互连结构之间的电阻降低，能够提高电互连结构与应力层之间的电流，从而提高所形成的晶体管的工作电流，使所形成的晶体管的性能更为稳定， 可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图4至图10是本发明实施例的晶体管的形成过程的剖面结构示意图。

请参考图4，提供衬底200；在所述衬底200表面形成栅极结构201。

所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。在本实施例中，所述衬底200为硅衬底，后续在所述栅极结构201两侧的衬底200内形成应力层，且所述应力层的材料为硅锗或碳化硅，能够使所述硅衬底与应力层之间存在晶格失配，使所形成的应力层能够对栅极结构底部的衬底200施加应力，以此提高沟道区的载流子迁移率。在本实施例中，所形成的晶体管为NMOS晶体管，后续形成的应力层材料为碳化硅。

所述栅极结构201用于形成晶体管。所述栅极结构201包括：位于衬底200上的栅极层、以及位于所述栅极层侧壁表面的侧墙。在本实施例中，所述栅极结构201还包括：位于所述栅极层和衬底200之间的栅介质层。其中，所述栅极层的材料为多晶硅或无定形硅，栅极层的厚度为500埃～1500埃；所述栅介质层的材料为氧化硅。

在一实施例中，所述栅极结构201能够直接用于形成晶体管，则所述栅介质层210的材料还能够为氮化硅或氮氧化硅。

在另一实施例中，所述栅极结构201也能够作为伪栅极结构，后续以高K栅介质层和金属栅替代所述栅极层和栅介质层，则能够形成高K金属栅结构(High K Metal Gate，简称HKMG)的晶体管，则所述栅极层和栅介质层为后续形成的高K栅介质层和金属栅占据空间位置。

在该实施例中，所述栅介质层能够在后续去除所述栅极层时，保护衬底200表面免受损伤，而所述栅介质层的材料为氧化硅，所述栅介质层与衬底200表面之间的刻蚀选择比较大，在去除所述栅介质层时，对衬底200表面的损伤较小。

所述栅介质层和栅极层的形成工艺包括：在衬底200表面形成栅介质膜；在所述栅介质膜表面形成栅极膜；在所述栅极膜表面形成图形化的第一掩膜层(未示出)，所述图形化的第一掩膜层暴露出部分栅极膜表面、且覆盖需要形成栅极层的对应区域和位置；以所述图形化的第一掩膜层为掩膜，刻蚀所述栅极膜和栅介质膜，直至暴露出所述衬底200表面为止，形成栅极层和栅介质层。其中，所述栅介质膜的形成工艺热氧化工艺、化学氧化工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺。

在本实施例中，在形成所述栅极层和栅介质层之后，保留所述图形化的第一掩膜层，所述图形化的第一掩膜层能够在后续形成应力层和电接触层过程中，保护所述栅极层的顶部。

刻蚀所述栅极膜的工艺为各向异性的干法刻蚀工艺，刻蚀气体Cl₂、HBr、SF₆中的一种或多种；刻蚀所述栅介质膜的工艺为干法刻蚀工艺、湿法刻蚀工艺中的一种或两种组合，其中，所述湿法刻蚀工艺的刻蚀液包括氢氟酸溶液，干法刻蚀的气体包括氢氟酸气体。

所述图形化的第一掩膜层材料为SiN、SiON、SiOCN、SiOBN、SiO₂中的一种或多种组合，厚度为50埃～500埃。所述图形化的第一掩膜层的形成工艺包括：在所述栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成栅极层的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出栅极膜表面为止，形成图形化的第一掩膜层。

其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺。所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。

在其它实施例中，所述栅极结构201作为伪栅极结构，且所述栅极结构201能够包括所述栅极层与衬底之间不具有氧化硅的栅介质层，所述栅极层的材料为多晶硅，后续去除所述栅极层之后，在所述栅极层的位置形成高K栅 介质层、以及位于高K栅介质层表面的金属栅。

所述侧墙用于定义后续形成的应力层到栅极层的距离。所述侧墙的材料包括氧化硅、氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种组合；所述侧墙的厚度为20埃～200埃；所述侧墙的形成工艺包括：在衬底、栅极层的侧壁表面以及图形化的第一掩膜层表面沉积侧墙膜；回刻蚀所述侧墙膜直至暴露出所述图形化的第一掩膜层底部表面、以及衬底200表面为止，形成所述侧墙。

在本实施例中，由于在栅极层的顶部表面保留了图形化的第一掩膜层，所述图形化的第一掩膜层能够在所述回刻蚀侧墙膜的工艺中，保护所述栅极层的顶部表面。

请参考图5，在所述栅极结构201两侧的衬底200内形成开口202。

在本实施例中，所述开口202用于形成应力层，在所述应力层内掺杂P型离子或N型离子，能够在栅极结构201两侧的衬底200内形成源区和漏区。所述开口202的深度为50纳米～200纳米。

所述开口202的形成步骤包括：在所述衬底200和栅极结构201表面形成第二掩膜层(未示出)，所述第二掩膜层暴露出所述栅极结构201两侧的部分衬底200表面；以所述第二掩膜层为掩膜，刻蚀所述衬底200，在所述衬底200内形成开口202。

随着晶体管的尺寸不断缩小，为了使所述第二掩膜层的结构和尺寸更精确，所述第二掩膜层暴露出所述栅极结构201以及位于所述栅极结构201两侧的部分衬底200表面，则所述第二掩膜层暴露出的区域尺寸较大，所述掩膜层受到的工艺限制较小，简化所述第二掩膜层的形成工艺。由于所述栅极层的顶部表面具有第一掩膜层覆盖，因此在后续形成开口202的过程中，所述栅极层的顶部表面不会受到损伤。

在本实施例中，由于所形成的晶体管为NMOS晶体管，而NMOS晶体管的载流子为电子，电子的迁移能力较高，因此，所述开口202的侧壁垂直于衬底200表面即能够向沟道区提供足够大的应力。

在本实施例中，形成所述开口202的刻蚀工艺为各向异性的干法刻蚀工艺。所述衬底200为硅衬底，所述各向异性的干法刻蚀工艺的参数包括：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。

在其它实施例中，所形成的晶体管为PMOS晶体管，后续形成的应力层材料为硅锗。由于PMOS晶体管的载流子为空穴，而空穴的迁移率较低，为了使PMOS晶体管的沟道区获得更大的应力，需要使所述应力层到栅极层的距离更小，因此需要使所述开口的侧壁向所述栅极层底部的衬底200内凹陷，使所述开口的侧壁与衬底200表面呈“Σ”形；在形成所述开口时，在采用各向异性的干法刻蚀工艺形成侧壁垂直于衬底200表面的沟槽之后，采用各向异性的湿法刻蚀工艺刻蚀所述沟槽的侧壁和底部表面；由于所述各向异性的湿法刻蚀工艺在<111>晶向上的刻蚀速率最慢，而所述衬底200表面的晶向为<100>或<110>，因此能够使所形成沟槽的侧壁形成顶角，且所述顶角向衬底200内凹陷；而所述各向异性的湿法刻蚀工艺的刻蚀液为碱性溶液，所述碱性溶液为氢氧化钾(KOH)、氢氧化钠(NaOH)、氢氧化锂(LiOH)、氨水(NH₄OH)或四甲基氢氧化铵(TMAH)中的一种或多种组合。

请参考图6，在所述开口202(如图5所示)内形成应力层203。

在本实施例中，所形成的晶体管为NMOS晶体管，因此所述应力层203的材料为碳化硅，所述应力层203能够对栅极结构201底部的衬底200提供拉应力，以提高电子在沟道区的迁移率。在所述应力层203内，还掺杂有n型离子，以便在栅极结构201两侧的衬底200内形成源区和漏区。在其它实施例中，所述晶体管为PMOS晶体管，所述应力层的材料为硅锗。

所述应力层203的形成步骤包括：在所述开口202的侧壁和底部表面形成种子层；在所述种子层表面形成填充满所述开口202的应力材料层。所述种子层的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述种子层用于外延生长应力材料层。在本实施例中，所述种子层的形成工艺为原子层沉积工艺，所述原子层沉积工艺能够形成厚度较薄的种子层， 且采用原子层沉积工艺形成的种子层具有良好的阶梯覆盖能力，能够紧密覆盖于开口202的侧壁和底部表面。

所述应力材料层的形成工艺为外延沉积工艺。本实施例中，所述应力材料层的材料为碳化硅，形成工艺为选择性外延沉积工艺，包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体(SiH₄或SiH₂Cl₂)和碳源气体(CH₄、CH₃Cl或CH₂Cl₂)，所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。此外，所述选择性外延沉积工艺的气体还包括HCl和H₂，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H₂的流量为0.1标准升/分钟～50标准升/分钟。

在本实施例中，在所述选择性外延沉积工艺过程中，能够以原位掺杂工艺在应力材料层内掺杂n型离子，所述n型离子包括磷离子或砷离子；所述原位掺杂工艺能够调控源区或漏区内的掺杂离子分布和掺杂离子浓度，从而能够避免掺杂离子发生扩散，抑制短沟道效应。在其它实施例中，能够在形成应力层203之后，或在后续形成覆盖层之后，以离子注入工艺在所述应力层203内掺杂n型离子。

请参考图7，在所述应力层203表面形成覆盖层204，所述覆盖层204内掺杂有氧族元素离子。

所述覆盖层204位于应力层202表面，用于在后续的金属硅化工艺中转化为金属硅化物材料的电接触层；由于应力层203内掺杂有p型离子或n型离子以形成源区或漏区，所述位于应力层203表面的电接触层用于减小后续形成于电接触层表面的电互连结构与所述应力层203之间的电阻，从而增大晶体管的工作电流，提高晶体管的性能。

所述覆盖层204的形成工艺为选择性外延沉积工艺。在本实施例中，所述覆盖层204的材料为掺杂氧族元素(VIA族元素)离子的碳化硅；所述氧族元素离子为硫离子、硒离子或碲离子；在覆盖层204内掺杂氧族元素离子的工艺为原位掺杂工艺或离子注入工艺。

在本实施例中，所述覆盖层204的材料包括碳化硅，而所述应力层203的材料为碳化硅，因此在形成所述覆盖层204时，能够基于形成应力层203 时相同的工艺，并加入掺杂氧族元素离子掺杂的工艺，使形成覆盖层204的工艺较为简单。

在覆盖层204内掺杂氧族元素离子之后，后续由所述覆盖层204转化而成的电接触层材料为掺杂氧族元素离子的金属硅化物材料；所述掺杂氧族元素离子的金属硅化物材料相较于未掺杂氧族元素离子的金属硅化物材料来说，具有更低的肖特基势垒，则载流子在应力层203与所述电接触层之间跃迁的难度降低，应力层203与后续形成的电互连结构之间的电阻降低，从而提高了晶体管的工作电流，适应了更微小尺寸的半导体器件的制造技术需求。

在本实施例中，采用原位掺杂工艺在覆盖层204内掺杂氧族元素离子；所述原位掺杂工艺能够使掺杂于覆盖层204内的氧族元素离子的掺杂浓度分布更为均匀，有利于提高后续由所述覆盖层204转化而成的电接触层的质量。而且，采用原位掺杂工艺能够在覆盖层204内掺杂浓度更高的氧族元素离子，从而更有利于降低后续形成的电接触层与应力层203之间的接触电阻。在本实施例中，所述覆盖层204内掺杂的硫离子的原子百分比浓度为0.1～5％。

在本实施例中，由于掺杂氧族元素离子的工艺为原位掺杂工艺，因此在覆盖层204内所掺杂的氧族元素离子为硫离子；掺杂硫离子的工艺包括：在形成覆盖层204的选择性外延沉积工艺中，加入硫源气体，所述硫源气体包括硫化氢、二氧化硫、氟化硫中的一种或多种组合，所述硫源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。

在其它实施例中，在覆盖层204内掺杂的氧族元素离子为硒离子或碲离子，掺杂所述硒离子或碲离子的工艺包括：在采用选择性外延沉积工艺形成碳化硅材料的初始覆盖层；采用离子注入工艺在所述初始覆盖层内掺杂硒离子或碲离子，形成覆盖层204。

所述覆盖层204的厚度为3纳米～50纳米，且氧族元素离子在所述覆盖层204内均匀分布；由于后续需要以所述覆盖层204转化为电接触层，则所述覆盖层204的厚度决定了后续形成的电接触层的厚度；为了保证后续的金属硅化工艺中，金属原子能够扩散并均匀分布于覆盖层204内，所述覆盖层204 的厚度不宜过厚；而且，为了保证由覆盖层204形成的电接触层电阻较小，所述覆盖层204的厚度也不宜过小。

在形成所述覆盖层204之后，采用金属硅化工艺使所述覆盖层204转化为电接触层，所述电接触层的材料为掺杂有氧族元素离子的金属硅化物。以下将对电接触层的形成步骤进行说明。

请参考图8，在所述衬底200、覆盖层204和栅极结构201表面形成金属层205。

在本实施例中，在形成所述开口202(如图5所示)之后，保留所述第二掩膜层，则所述第二掩膜层能够作为所述金属硅化工艺的掩膜；所述第二掩膜层暴露出所述栅极结构201和所述覆盖层204表面，由于所述栅极层的表面具有第一掩膜层，因此所述金属硅化工艺不会在所述栅极层表面形成金属硅化物材料层。

所述金属层205的材料为镍或铂，所述金属层205的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述金属层205用于在后续的第一退火工艺中，向所述覆盖层204提供金属原子，使得覆盖层204能够转化为金属硅化物材料的电接触层。

在本实施例中，所述金属层205的材料为镍；在后续的第一退火工艺中，镍原子向所述覆盖层204内扩散，能够形成掺硫的镍硅碳化合物，相较于金属层205的材料为钴时，所述掺硫的镍硅碳化合物具有更低的肖特基势垒，有利于使后续形成的电接触层具有更低的电阻。

请参考图9，采用第一退火工艺使金属层205内的金属原子向覆盖层204(如图8所示)内扩散，使覆盖层204转化为电接触层206。

在所述第一退火工艺中，金属层205内的金属原子向覆盖层204内扩散，与覆盖层204的材料结合，成为金属硅化物材料，使所述覆盖层204转化为电接触层206。

在本实施例中，所述覆盖层204的材料为掺硫的碳化硅，所形成的电接触层206为掺硫的碳硅化镍；相对于未掺硫的碳硅化镍材料来说，所述电接触层206具有更低的肖特基势垒，则所述电接触层206与应力层203之间的 接触电阻更小，有利于进一步降低晶体管的工作电流，提高晶体管的性能。

所述第一退火工艺为快速热退火、尖峰热退火或激光热退火。当第一退火工艺为快速退火时，所述快速热退火的温度为200～500℃，时间为10秒～120秒，保护气体为氮气或惰性气体；当第一退火工艺为尖峰热退火时，温度为300～600℃，保护气体为氮气或惰性气体；当第一退火工艺为激光热退火时，温度为500～900℃，时间为0.1毫秒～2毫秒，保护气体为氮气或惰性气体。

所形成的电接触层206材料为金属硅化物材料，所述退火工艺能够驱动金属层205内的金属原子进入覆盖层204内，至少使部分覆盖层204转化为电接触层206，且所形成电接触层206的厚度随退火时间的延长而增加。

请参考图10，在所述第一退火工艺之后，去除剩余的金属层205(如图9所示)。

去除所述金属层205的工艺为干法刻蚀工艺或湿法刻蚀工艺。在一实施例中，去除所述金属层205的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀选择性较好，对电接触层206、衬底200和栅极结构201的损伤较小。

在一实施例中，在去除金属层205之后，还能够去除第二掩膜层；去除所述第二掩膜层的工艺为干法刻蚀工艺或湿法刻蚀工艺。

在本实施例中，还包括在去除剩余的金属层205之后，进行第二退火工艺。所述第二退火工艺用于使金属原子在电接触层206内的分布更为均匀。所述第二退火工艺与第一退火工艺相同或不同。

在一实施例中，还包括在所述电接触层206表面形成电互连结构。所述电互连结构的形成工艺包括：在电接触层206、衬底200和栅极结构201表面形成介质层(未标示)，所述介质层的表面高于或齐平于所述栅极结构201的顶部表面，所述介质层的表面平坦，且所述介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合；刻蚀部分所述介质层，在所述介质层内形成暴露出电接触层206表面的通孔；在所述通孔内填充导电材料，形成所述电互连结构。在填充所述导电材料之后，还能够采用化学机械抛光工艺完全或部分去除介质层表面的导电材料。

由于所述电接触层206的电阻率较低，且电接触层与应力层203之间的 接触电阻较低，则所述电互连结构与应力层203之间的接触电阻较低，使得源区和漏区之间的沟道区内的电流增大，以此有利于减少漏电流等问题。

在一实施例中，所述电接触层还能够在形成所述介质层内的通孔之后，形成所述电接触层之前形成。即在形成覆盖层之后，在覆盖层、衬底和栅极结构表面形成介质层，所述介质层的表面高于或齐平于所述栅极结构的顶部表面，且所述介质层内具有暴露出覆盖层的通孔；采用金属硅化工艺使所述通孔底部的覆盖层转化为电接触层。

在另一实施例中，所形成的晶体管为高k金属栅(High k Metal Gate，简称HKMG)晶体管，形成所述晶体管的工艺包括后栅(Gate Last)工艺。具体的，在所述衬底200和覆盖层204表面形成介质层，且所述介质层暴露出所述栅极结构201的顶部表面之后，去除所述栅极层，在所述介质层内形成栅极开口；在所述栅极开口的底部表面形成高k介质层(材料的介电系数大于或等于4)；在所述高k介质层表面形成金属栅。

综上，本实施例中，在应力层表面形成覆盖层之后，在所述覆盖层内掺杂氧族元素离子；当后续采用金属硅化工艺使覆盖层转化为电接触层之后，能够使所形成的电接触层材料为掺杂有氧族元素离子的金属硅化物。由于经过研究发现，在金属硅化物材料中掺杂氧族元素离子能够降低金属硅化物材料的肖特基势垒，因此，所形成的电接触层的肖特基势垒降低，则所述电接触层的电阻降低，从而能够降低所述应力层与后续所形成的电互连结构之间的电阻。由于应力层与后续所形成的电互连结构之间的电阻降低，能够提高电互连结构与应力层之间的电流，从而提高所形成的晶体管的工作电流，使所形成的晶体管的性能更为稳定，可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。