LDMOS晶体管的形成方法及LDMOS晶体管与流程

本发明涉及半导体领域，尤其涉及LDMOS晶体管的形成方法及LDMOS晶体管。

背景技术：

横向扩散金属氧化物半导体晶体管(Lateral Diffusion MOS,LDMOS)，由于具备高击穿电压，与CMOS工艺兼容的特性，被广泛应用于功率器件中。与传统MOS晶体管相比，LDMOS器件在漏区与栅极之间至少有一个隔离结构。LDMOS接高压时，通过该隔离结构来承受较高的电压降，获得高击穿电压的目的。

参考图1至图8，现有技术公开了一种鳍式LDMOS晶体管，上述鳍式LDMOS晶体管的形成方法如下：

参考图1和图2，提供半导体衬底10，所述半导体衬底具有第一鳍部111、第二鳍部112和位于第一鳍部111、第二鳍部112之间的第三鳍部113。第三鳍部113的长度远小于第一鳍部111和第二鳍部112。

在第一鳍部111和第三鳍部113之间形成第一浅沟槽隔离结构121，第二鳍部112和第三鳍部113之间形成第二浅沟槽隔离结构122。第一浅沟槽隔离

结构121和第二浅沟槽隔离结构122低于第一鳍部111至第三鳍部113。

形成横跨第一鳍部111的第一栅极结构131，所述第一栅极结构131覆盖第一鳍部111的顶部和侧壁。第一栅极结构131为多晶硅栅极结构，包括第一氧化硅层(图未示)和位于第一氧化硅层上第一多晶硅层。

形成横跨第二鳍部112的第二栅极结构132，所述第二栅极结构132覆盖第二鳍部112的顶部和侧壁。第二栅极结构132也为多晶硅栅极结构，包括第二氧化硅层(图未示)和位于第二氧化硅层上第二多晶硅层。

接着，参考图3，在第一栅极结构131远离第一浅沟槽隔离结构121一侧的第一鳍部111内形成第一源极凹槽141a，在第二栅极结构132远离第二浅 沟槽隔离结构122一侧的第二鳍部112内形成第二源极凹槽142a。在第三鳍部113内形成漏极凹槽15a。

接着，参考图4，在第一源极凹槽141a(参考图3)、第二源极凹槽142a(参考图3)形成锗硅层，接着对所述锗硅层进行离子注入，分别对应形成第一源极141和第二源极142。在漏极凹槽15a(参考图3)中形成锗硅层，对漏极凹槽的锗硅层进行离子注入，形成漏极15。其中锗硅层都高于各鳍部，对应形成的源极和漏极也都高于各鳍部。

接着，参考图5，形成介质层16，覆盖第一鳍部111、第一源极141、第一栅极结构131、第一浅沟槽隔离结构121、漏极15、第三鳍部113、第二浅沟槽隔离结构122、第二栅极结构132、第二源极142和第二鳍部112。

接着，参考图6，采用化学机械研磨的方法将介质层16研磨至与第一栅极结构131、第二栅极结构132相平。

接着，参考图7，采用湿法腐蚀的方法去除第一栅极结构131，在介质层16内形成第一栅极结构凹槽171a，所述第一栅极结构凹槽171a底部露出第一鳍部111。去除第二栅极结构132，在介质层内形成第二栅极结构凹槽172a，所述第二栅极结构凹槽172a底部露出第二鳍部112。

接着参考图8，在第一栅极结构凹槽171a内填充第一铝栅极结构材料层，形成第一铝栅极结构171。其中，第一铝栅极结构171包括第一高k栅介质层(图未示)和位于第一高k栅介质层上的第一铝层。在第二栅极结构凹槽172a内填充第二铝栅极结构材料层，形成第二铝栅极结构172。其中，第二铝栅极结构172包括第二高k栅介质层(图未示)和位于第二高k栅介质层上的第二铝层。

当LDMOS晶体管开启时，在漏极15和第一源极141施加电压，电流可由第一源极141流至漏极15的过程中，由于第一浅沟槽隔离结构121的存在，LDMOS晶体管的电场分布被改变，第一浅沟槽隔离结构121承受了较大的电场。在漏极15和第二源极142施加电压，电流可由第二源极142流至漏极15的过程中，由于第二浅沟槽隔离结构122的存在，第二浅沟槽隔离结构122周围的电场分布被改变，第二浅沟槽隔离结构122承受了较大的电场。

然而，现有技术的鳍式LDMOS晶体管的性能不佳。

技术实现要素：

本发明解决的问题是现有技术的鳍式LDMOS晶体管的性能不佳。

为解决上述问题，本发明提供一种LDMOS晶体管的形成方法，包括：

提供半导体衬底，所述半导体衬底具有第一鳍部、第二鳍部和位于第一鳍部、第二鳍部之间的第一隔离结构；

形成横跨所述第一鳍部的第一栅极结构，所述第一栅极结构覆盖所述第一鳍部的顶部和侧壁，所述第一栅极结构覆盖部分所述第一隔离结构；

在所述第一栅极结构远离所述第一隔离结构一侧的第一鳍部内形成第一源极；

在所述第二鳍部内形成漏极。

可选的，所述第一栅极结构覆盖部分所述第一隔离结构的长度为大于等于50nm且小于等于0.1μm。

可选的，在所述第二鳍部内形成漏极之前，形成横跨所述第二鳍部的第一阻挡层，所述第一阻挡层位于所述第二鳍部靠近第一鳍部的一端和远离所述第一鳍部的一端，用于定义漏极的位置和大小。

可选的，形成所述第一源极之前，在所述第一栅极结构远离所述第一隔离结构的一侧形成第二阻挡层，所述第二阻挡层横跨所述第一鳍部，所述第二阻挡层用于定义第一源极的位置与大小。

可选的，所述第一阻挡层和第二阻挡层为多晶硅栅极结构。

可选的，所述第一栅极结构为第一金属栅极结构时，形成第一源极和漏极前，在所述第一隔离结构上形成第三阻挡层，防止所述第一金属栅极结构顶部凹陷。

可选的，所述半导体衬底还具有第三鳍部和位于所述第二鳍部、第三鳍部之间的第二隔离结构；

形成横跨所述第三鳍部的第二栅极结构，所述第二栅极结构覆盖第三鳍 部的顶部和侧壁；

在所述第二栅极结构的远离所述第二隔离结构一侧的第三鳍部内形成第二源极。

可选的，形成所述第二源极之前，在所述第二栅极结构的远离所述第二隔离结构的一侧形成第四阻挡层，所述第四阻挡层横跨所述第三鳍部，所述第四阻挡层用于定义第二源极的位置与大小。

可选的，所述第四阻挡层为多晶硅栅极结构。

可选的，所述第二栅极结构覆盖部分第二隔离结构。

可选的，所述第二栅极结构覆盖部分第二隔离结构的长度为大于等于50nm且小于等于0.1μm。

可选的，所述靠近第一鳍部一端的第一阻挡层覆盖部分第一隔离结构，所述远离所述第一鳍部一端的第一阻挡层部分覆盖所述第二隔离结构。

可选的，所述第二栅极结构为第二金属栅极结构时，形成第二源极前，在所述第二隔离结构上形成第五阻挡层，防止所述第二金属栅极结构顶部凹陷。

本发明还提供一种LDMOS晶体管，包括：

半导体衬底，所述半导体衬底具有第一鳍部、第二鳍部和位于第一鳍部、第二鳍部之间的第一隔离结构；

横跨所述第一鳍部的第一栅极结构，所述第一栅极结构覆盖第一鳍部的顶部和侧壁；

位于第一栅极结构的远离所述第一隔离结构一侧的第一鳍部内的第一源极；

位于第二鳍部内的漏极；

还包括：所述第一栅极结构覆盖部分第一隔离结构。

可选的，所述第一栅极结构覆盖部分第一隔离结构的长度为大于等于50nm且小于等于0.1μm。

可选的，本发明的LDMOS晶体管还包括：

横跨所述第二鳍部的第一阻挡层，所述第一阻挡层位于所述第二鳍部的靠近第一鳍部的一端和远离所述第一鳍部的一端，用于定义漏极的位置和大小。

可选的，所述第一栅极结构的远离所述第一隔离结构的一侧具有第二阻挡层，所述第二阻挡层横跨所述第一鳍部，所述第二阻挡层用于定义的第一源极的位置与大小。

可选的，所述半导体衬底还具有第三鳍部和位于所述第二鳍部、第三鳍部之间的第二隔离结构；

横跨所述第三鳍部的第二栅极结构，所述第二栅极结构覆盖第三鳍部的顶部和侧壁；

位于所述第二栅极结构的远离所述第二隔离结构一侧的第三鳍部内的第二源极；

位于所述第二栅极结构的远离所述第二隔离结构的一侧的第四阻挡层，所述第四阻挡层横跨所述第三鳍部，所述第四阻挡层用于定义的第二源极的位置与大小。

可选的，所述第一栅极结构为第一金属栅极结构时，所述第一隔离结构上具有第三阻挡层；

所述第二栅极结构为第二金属栅极结构时，所述第二隔离结构上具有第五阻挡层。

与现有技术相比，本发明的技术方案具有以下优点：

第一栅极结构覆盖部分第一隔离结构，会避免刻蚀第一栅极结构时产生的光刻精度偏差问题，从而避免第一栅极结构与第一鳍部靠近第一隔离结构的一端之间具有距离的问题。在源极材料层和漏极材料层的生长步骤中，能够避免在第一栅极结构与第一鳍部靠近第一隔离结构的一端之间的距离内生长第一源极材料层，也就是说在第一鳍部内能够避免形成反掺杂层。另外，增加了降压距离，后形成的LDMOS晶体管可以耐压性提高。

附图说明

图1是现有技术的鳍式LDMOS晶体管中的具有第一鳍部至第三鳍部的半导体衬底的立体结构示意图；

图2是图1沿A1A1方向的剖面结构示意图；

图3至图8是形成现有技术的鳍式LDMOS晶体管的沿A1A1方向的剖面结构示意图；

图9是本实施例的鳍式LDMOS晶体管中的具有第一鳍部至第三鳍部的半导体衬底的立体结构示意图；

图10是图9沿B1B1方向的剖面结构示意图；

图11至图16是形成本发明第一实施例的鳍式LDMOS晶体管的沿B1B1方向的剖面结构示意图；

图17是本发明第二实施例的鳍式LDMOS晶体管的沿B1B1方向的剖面结构示意图。

具体实施方式

经过发现和分析，现有技术的鳍式LDMOS晶体管的性能不佳的原因如下：

(1)结合参考图2至图8，第一栅极结构131应对齐于与第一浅沟槽隔离结构121相邻的第一鳍部111的一端。但是由于光刻精度的影响，第一栅极结构131总是会向远离第一浅沟槽隔离结构121的方向偏移，也就是说，第一栅极结构131与第一鳍部111靠近第一浅沟槽隔离结构121的一端具有一定距离。形成第一源极凹槽141a和第二源极凹槽142a的步骤之后，也会在该距离段的第一鳍部111内形成与第一源极凹槽141a深度一样的凹槽结构143a，之后，在第一源极凹槽141a、第二源极凹槽142a形成锗硅层的过程中，凹槽结构143a中也会生长锗硅层，从而影响第一鳍部的性能。之后，在对第一源极凹槽141a、第二源极凹槽142a和漏极凹槽15a内的锗硅层进行离子注入的过程中，凹槽结构143a中的锗硅层内也会被注入，形成“反掺杂层”，进一步影响第一鳍部的性能，从而影响后续形成的LDMOS晶体管的稳定性。

同理，在形成第二栅极结构132的过程中，也会受到光刻精度的影响，而使得第二栅极结构132向远离第二浅沟槽隔离结构122的方向偏移。进而在形成第二源极的过程中，第二鳍部112的性能受到严重影响，从而进一步影响后续形成的LDMOS晶体管的稳定性。

(2)参考图4至图8，第一源极141处的锗硅层需要高于第一鳍部111，这样第一源极141处和漏极15处的锗硅层能对第一栅极结构131下的沟道施加最佳应力，来最大化的提高载流子的迁移率。同理，第二源极142处的锗硅层需要高于第二鳍部112，漏极15处的锗硅层需要高于第三鳍部113。这样，第二源极142处和漏极15处的锗硅层能对第二栅极结构132下的沟道施加最佳应力，来最大化的提高载流子的迁移率。

然而，锗硅层的生长高度与锗硅层的生长空间的大小成正比。对于鳍式LDMOS晶体管来说，如何精确控第一源极凹槽141a、第二源极凹槽142a和漏极凹槽15a处的锗硅层的生长高度，现有的工艺是很难做到的。会发生下述情况：

①在漏极凹槽15a内形成锗硅层为例进行说明。

参考图4，在漏极凹槽内的锗硅层的生长高度与第一栅极结构131、第二栅极结构132之间的距离成正比。现有技术中，第一栅极结构131和第二栅极结构132之间的距离较大，因此，锗硅层在漏极凹槽内生长的高度不仅会超过第一、第二浅沟槽隔离结构的高度，而且还会超过第一栅极结构131、第二栅极结构132的高度。第一栅极结构131和第二栅极结构132之间形成的锗硅层体积很大，为球状。

②以第一源极凹槽141a内形成锗硅层为例进行说明。

参考图4，只有第一栅极结构131对第一源极凹槽处的锗硅层的生长高度有限制。因此，现有技术中，在第一源极处的锗硅层的生长工艺很难精确控制锗硅层的生长高度，第一源极处的锗硅层体积也会很大，为球状，且高于第一栅极结构131。

③在第二源极凹槽内形成锗硅层的情况与在第一源极凹槽内形成锗硅层的情况相同，体积也会很大，呈球状且高于第二栅极结构132。

因此，现有技术的方法形成的锗硅层的高度都会超过第一栅极结构131、第二栅极结构132。在采用化学机械研磨将介质层研磨至与第一栅极结构131、第二栅极结构132相平时，锗硅层也会与第一栅极结构131、第二栅极结构132相平。这样，采用湿法腐蚀的方法去除第一栅极结构131、第二栅极结构132的过程中，锗硅层也会被相应的去除。后续步骤中，就会在第一栅极结构凹槽171a、第一源极凹槽141a、第二栅极结构凹槽172a、第二源极凹槽142a、漏极凹槽15a内都会填充金属铝。这样，后续形成的LDMOS晶体管的第一源极、第一栅极结构、漏极、第二漏极、第二栅极结构之间会发生导通。

(3)结合参考图5至图8，现有技术中，第一栅极结构131和第二栅极结构132较长。在形成第一铝栅极结构171和第二铝栅极结构172的过程中，第一铝层较软和较长，化学机械研磨操作形成第一铝层时，容易出现凹陷(dishing)现象。因此，采用现有的方法形成的第一铝栅极结构171的性能不佳。另外，第二铝层较软和较长，化学机械研磨操作形成第二铝层时，也会出现凹陷现象。因此，采用现有的方法形成的第二铝栅极结构172的性能也不佳。

因此，为了解决上述技术问题，本发明提供一种LDMOS晶体管的形成方法，采用本发明的LDMOS晶体管的形成方法，能够提高后续形成的LDMOS晶体管的性能。相应的，本发明还提供一种LDMOS晶体管。下面结合附图对本发明的具体实施例做详细的说明。

实施例一

本实施例以两个相邻的LDMOS晶体管共漏极的情况进行说明。

结合参考图9和图10，提供半导体衬底20，所述半导体衬底20具有第一鳍部211、第二鳍部212和第三鳍部213，以及位于第一鳍部211、第二鳍部212之间的第一隔离结构221、位于第二鳍部212和第三鳍部213之间的第二隔离结构222。

本实施例中，半导体衬底20为硅衬底，半导体衬底20内具有与后续形成的晶体管类型相反的第一阱区，在第一阱区内具有与后续形成的晶体管类型相同的第二阱区215。在第二阱区215内具有第一隔离结构221、第二隔离 结构222。且第一隔离结构221、第二隔离结构222为浅沟槽隔离结构。其他实施例中，第一隔离结构221、第二隔离结构222为本领域技术人员所熟知的其他隔离结构也属于本发明的保护范围。

具体形成方法如下:

在半导体衬底20上形成图形化的第一掩膜层(图未示)，所述图形化的第一掩膜层定义出待形成的第一鳍部211至第三鳍部213的位置；以所述图形化的第一掩膜层为掩膜刻蚀半导体衬底20形成高度相等的第一凸起结构至第三凸起结构，然后在第一凸起结构和第二凸起结构之间形成低于第一、第二凸起结构的第一隔离结构221、在第二凸起结构和第三凸起结构之间形成低于第二、第三凸起结构的第二隔离结构222。高于第一隔离结构221和第二隔离结构222的第一凸起结构至第三凸起结构分别对应为第一鳍部211至第三鳍部213。

其中，第二鳍部212只用于形成共漏极，第一鳍部和第三鳍部的宽度分别大于第二鳍部的宽度。

第一鳍部211与其相邻的其他鳍部(图未示)、第三鳍部213与其相邻的其他鳍部(图未示)之间还具有第三隔离结构202。其中，隔离结构202也为浅沟槽隔离结构。第一隔离结构221、第二隔离结构222和第三隔离结构202起到绝缘作用。

其他实施例中，半导体衬底为绝缘体上硅(SOI)。绝缘体上硅包括底部硅层、位于底部硅层上的隔离结构层、位于隔离结构层上的顶部硅层。所述顶部硅层用于形成至少第一鳍部至第三鳍部也属于本发明的保护范围。

接着，参考图11，在第三隔离结构202、第一鳍部211、第一隔离结构221、第二鳍部212、第二隔离结构222上形成伪栅极结构层23。伪栅极结构层23包括栅氧层和位于栅氧层上的多晶硅栅极层。

其中，伪栅极结构23中的栅氧层的形成方法为炉管氧化，多晶硅栅极层的形成方法为沉积。

接着，参考图12，刻蚀伪栅极结构层23，形成分立的第一伪栅极结构A1至第十伪栅极结构A10。

具体过程如下：

在伪栅极结构层23上形成图案化的第二掩膜层(图未示)，所述图案化的第二掩膜层定义第一伪栅极结构A1至第十伪栅极结构A10的位置和尺寸。以所述图案化的第二掩膜层为掩膜刻蚀伪栅极结构层23，形成分立的第一伪栅极结构A1至第十伪栅极结构A10。

其中，第二伪栅极结构A2为后续形成的LDMOS晶体管的第一栅极结构231(参考图16)，第二伪栅极结构A2横跨所述第一鳍部211，所述第一栅极结构231覆盖第一鳍部211的顶部和侧壁。

本实施例中，第二伪栅极结构A2覆盖部分第一隔离结构221。这样，就会避免刻蚀形成第二伪栅极结构A2的光刻精度偏差，从而避免第二伪栅极结构A2与第一鳍部211靠近第一隔离结构221的一端不对齐的问题，避免了在第二伪栅极结构A2与第一鳍部211靠近第一隔离结构221的一端之间生长第一源极材料层，进而避免影响第一鳍部211内的第二阱区215的性能。另外，第二伪栅极结构A2覆盖部分第一隔离211，增加了降压距离，后形成的LDMOS晶体管可以耐压性提高。

进一步的，所述第二伪栅极结构A2覆盖部分第一隔离结构221的长度H1(参考图12)为大于等于50nm且小于等于0.1μm。第二伪栅极结构A2覆盖部分第一隔离结构221的长度H1如果太大，则，后续形成的第一栅极结构231(参考图16)的尺寸会很长，形成的第三阻挡层263(参考图16)的个数会减少。如果第一栅极结构为第一金属栅极结构时，仍然不能有效的防止该第一金属栅极结构中的第一金属栅极顶部发生凹陷(dishing)现象。第二伪栅极结构A2覆盖部分第一隔离结构221的长度H1如果太小，仍不能避免刻蚀第二伪栅极结构A2时产生的光刻精度偏差，影响第一鳍部211的性能。其中，第二伪栅极结构A2覆盖部分第一隔离结构221的长度H1为第一隔离结构221与第一鳍部211边界至第二伪栅极结构A2与第一隔离结构221边界之间的距离。

第九伪栅极结构A9为后续形成的LDMOS晶体管的第二栅极结构232(参考图16)，第九伪栅极结构A9横跨所述第三鳍部213，所述第九伪栅极结构 A9覆盖第三鳍部213的顶部和侧壁。

本实施例中，第九伪栅极结构A9覆盖部分第二隔离结构222。这样，就会避免刻蚀形成第九伪栅极结构A9的光刻精度偏差，从而避免第九伪栅极结构A9与第三鳍部213靠近第二隔离结构222的一端不对齐的问题，进而避免影响第三鳍部内的第二阱区215的性能。另外，第九伪栅极结构A9覆盖部分第二隔离211，增加了降压距离，后形成的LDMOS晶体管可以耐压性提高。

进一步的，所述第九伪栅极结构A9覆盖部分第二隔离结构222的长度H1(参考图12)为大于等于50nm且小于等于0.1μm。第九伪栅极结构A9覆盖部分第二隔离结构222的长度H1如果太大，则，后续形成的第二栅极结构232(参考图16)的尺寸会很长，形成的第五阻挡层265(参考图16)的个数会减少。如果第二栅极结构为第二金属栅极结构时，仍然不能有效的防止该金属栅极结构中的第二金属栅极顶部发生凹陷(dishing)现象。第九伪栅极结构A9覆盖部分第二隔离结构222的长度H1如果太小，仍然无法避免刻蚀第二伪栅极结构A9时产生光刻精度偏差，会在第三鳍部213的内部形成反掺杂层。其中，覆盖部分第二隔离结构222的长度H1为第二隔离结构222与第三鳍部213边界至第九伪栅极结构A9与第二隔离结构222边界之间的距离。

其他实施例中，第九伪栅极结构A9不覆盖部分第二隔离结构222，也属于本发明的保护范围。

第五伪栅极结构A5和第六伪栅极结构A6在后续步骤中可以作为后续形成的LDMOS晶体管的第一阻挡层261(参考图16)。第五伪栅极结构A5和第六伪栅极结构A6分别横跨第二鳍部212，覆盖第二鳍部212的顶部和侧壁。第五伪栅极结构A5和第六伪栅极结构A6分别位于第二鳍部212的两侧，也就是说，第五伪栅极结构A5位于第二鳍部212靠近第一鳍部211的一端，第六伪栅极结构A6位于第二鳍部212远离所述第一鳍部211(靠近第三鳍部213)的一端。第一阻挡层261之间的距离H2定义漏极的位置与大小。也就是说，第五伪栅极结构A5和第六伪栅极结构A6之间的距离H2定义漏极的位置与大小。

本实施例中，之所以设置第一阻挡层261的原因如下：

正因为有第一阻挡层261的存在，后续工艺中，可以缩小漏极材料层的生长空间，形成的漏极材料层的高度会降低，至少该高度不低于第二鳍部212的高度，不高于各伪栅极结构的高度。这样，后续形成与第一伪栅极结构A1至第十伪栅极结构A10相平的层间介质层25后，层间介质层25会覆盖漏极材料层。去除第二伪栅极结构、第九伪栅极结构的过程中，覆盖在漏极材料层上的层间介质层25保护该漏极材料层不会被随之去除。这样，形成第一金属栅极结构的第一金属栅极层、第二金属栅极结构的第二金属栅极层时，可以避免在漏极凹槽内形成该金属栅极层，从而避免发生后续形成的漏极与第一金属栅极结构、第二金属栅极结构相连的情况，以提高后续形成的LDMOS的性能。

更进一步的，本实施例中的第一阻挡层261之间的距离H2为大于等于0.01微米且小于等于0.2微米。第一阻挡层261之间的距离H2如果太大，仍然不能很好的解决现有技术中存在的问题(2)。第一阻挡层261之间的距离H2如果太小，则，不容易形成高于第二鳍部212的漏极材料层。

本实施例中，第五伪栅极结构A5覆盖部分第一隔离结构221。第六伪栅极结构A6覆盖部分第二隔离结构222。这样，第五伪栅极结构A5与第二鳍部212靠近第一鳍部211的一端就不会因光刻偏差出现距离，第六伪栅极结构A6与第二鳍部212靠近第三鳍部211的一端也不会因光刻偏差出现距离，后续源漏注入的过程中，不会在该距离处形成反掺杂层以影响第二鳍部212内第二阱区215的性能。

进一步的，所述第五伪栅极结构A5覆盖部分第一隔离结构221的长度H3(参考图12)为大于等于50nm且小于等于0.1μm。第五伪栅极结构A5覆盖部分第一隔离结构221的长度H3如果太大，则形成的第三阻挡层263(参考图16)的个数会减少。如果第一栅极结构为第一金属栅极结构时，仍然不能有效的防止该金属栅极结构中的第一金属栅极顶部发生凹陷(dishing)现象。第五伪栅极结构A5覆盖部分第一隔离结构221的长度H3如果太小，仍不能避免光刻精度偏差，在第五伪栅极结构A5与第二鳍部212靠近第一鳍部211的一端之间仍然会有距离，该距离位置处第二鳍部212内仍然会形成反掺 杂层。其中，覆盖部分第一隔离结构221的长度H3为第一隔离结构221与第二鳍部212边界至第五伪栅极结构A5与第一隔离结构221边界之间的距离。

所述第六伪栅极结构A6覆盖部分第二隔离结构222的长度H3(参考图12)为大于等于50nm且小于等于0.1μm。第六伪栅极结构A6覆盖部分第二隔离结构222的长度H3如果太大，则形成的第五阻挡层265(参考图16)的个数会减少。如果第二栅极结构为第二金属栅极结构时，仍然不能有效的防止该第二金属栅极结构中的第二金属栅极顶部发生凹陷(dishing)现象。第六伪栅极结构A6覆盖部分第二隔离结构222的长度H3如果太小，不容易避免光刻精度偏差，第六伪栅极结构A6与第二鳍部212靠近第三鳍部213的一端之间仍然会有距离，该距离位置处的第二鳍部212内仍然会形成反掺杂层。其中，覆盖部分第二隔离结构222的长度H3为第二隔离结构222与第二鳍部212边界至第六伪栅极结构A6与第二隔离结构222边界之间的距离。

其他实施例中，所述第五伪栅极结构A5不覆盖第一隔离结构221或者所述第六伪栅极结构A6不覆盖第二隔离结构222，也属于本发明的保护范围。

其他实施例中，所述第五伪栅极结构A5不覆盖第一隔离结构221，并且，所述第六伪栅极结构A6不覆盖第二隔离结构222，也属于本发明的保护范围。

第一伪栅极结构A1在后续步骤中可以作为后续形成的LDMOS晶体管的第二阻挡层262(参考图16)，第一伪栅极结构A1在所述第二伪栅极结构A2的远离所述第一隔离结构的221一侧。第一伪栅极结构A1横跨第一鳍部211，并覆盖第一鳍部211的顶部与侧壁，与第二伪栅极结构A2平行。而且，第一伪栅极结构A1与第二伪栅极结构A2之间的距离H4可以定义第一源极的位置与大小。

本实施例中，之所以设置第二阻挡层262的原因如下：

正因为有第二阻挡层262的存在，可以使得第一源极材料层在后续工艺中的生长空间缩小，形成的第一源极材料层的高度会降低，至少该高度不低于第一鳍部211的高度，不高于各伪栅极结构的高度。后续形成与第一伪栅极结构A1至第十伪栅极结构A10相平的层间介质层25后，层间介质层25会覆盖第一源极材料层。去除第二伪栅极结构、第九伪栅极结构的过程中， 覆盖在第一源极材料上的层间介质层25保护该第一源极材料层不会被随之去除。这样，形成第一金属栅极结构的第一金属栅极层、第二金属栅极结构的第二金属栅极层时，可以避免在第一源极凹槽内形成该金属栅极层。从而避免发生后续形成的第一源极与第一金属栅极结构、第二金属栅极结构相连的情况，以提高后续形成的LDMOS的性能。

进一步的，本实施例中的第一伪栅极结构A1与第二伪栅极结构A2之间的距离H4为大于等于0.01微米且小于等于0.2微米。第一伪栅极结构A1与第二伪栅极结构A2之间的距离H4如果太大，就会产生现有技术中存在的问题(2)。第一伪栅极结构A1与第二伪栅极结构A2之间的距离H4如果太小，则，不容易形成高于第一鳍部211的第一源极材料层。

本实施例中，所述第一伪栅极结构A1(第二阻挡层262)部分覆盖与第一鳍部211相邻的第三隔离结构202。这样，就会避免刻蚀形成第一伪栅极结构A1的光刻精度偏差，从而避免第一伪栅极结构A1与第一鳍部211靠近第三隔离结构202的一端不对齐的问题，进而避免在形成第一源极材料的过程中第一鳍部211内形成反掺杂层，影响第一鳍部211内的第一阱区的性能。

进一步的，所述第一伪栅极结构A1部分覆盖与第一鳍部211相邻的第三隔离结构202的长度H5(参考图12)为大于等于50nm且小于等于0.1μm。第一伪栅极结构A1覆盖部分第三隔离结构的长度H5如果太大，则会使得后续形成的LDMOS晶体管的尺寸偏大。当需要多个上述尺寸偏大的晶体管时，在芯片上占用的面积多，会降低芯片的利用率。第一伪栅极结构A1覆盖部分第三隔离结构的长度H5如果太小，仍然无法避免刻蚀第一伪栅极结构A1时产生光刻精度偏差，会在第一鳍部211的内部形成反掺杂层。其中，第一伪栅极结构A1覆盖部分第三隔离结构202的长度H5为第三隔离结构202与第一鳍部211边界至第一伪栅极结构A1与第三隔离结构202边界之间的距离。

其他实施例中，第一伪栅极结构A1不覆盖与第一鳍部211相邻的第三隔离结构202，也属于本发明的保护范围。

其他实施例中，也可以形成两个或多个第一伪栅极结构A1，这样，第一伪栅极结构A1之间的距离定义第一源极的位置与大小，也属于本发明的保护 范围。

第三伪栅极结构A3、第四伪栅极结构A4在后续步骤中可以作为后续形成的LDMOS晶体管的第三阻挡层263(参考图16)，形成在第一隔离结构221上。之所以形成第三伪栅极结构A3、第四伪栅极结构A4，原因如下：

第一金属栅极层的材料为铝，材质较软。上述化学机械研磨第一金属栅极层的过程中，没有第三阻挡层263的支撑，研磨这么长的第一金属栅极层时会出现凹陷(dishing)现象。

进一步的，本实施例中，当第一隔离结构221上第三阻挡层263为两个(分别为第三伪栅极结构A3、第四伪栅极结构A4)时，呈分立结构的第三阻挡层可以最大化的缓解第一金属栅极层顶部凹陷现象。

其他实施例中，在有限的第一隔离结构的空间范围内，呈分立结构的第三阻挡层263个数不受限制，也属于本发明的保护范围。

其他实施例中，不在第一隔离结构上形成第三阻挡层，也属于本发明的保护范围。

第十伪栅极结构A10在后续步骤中可以作为后续形成的LDMOS晶体管的第四阻挡层264(参考图16)，第十伪栅极结构A10在所述第九伪栅极结构A9的远离所述第二隔离结构的222一侧。第十伪栅极结构A10横跨第三鳍部213，并覆盖第三鳍部213的顶部与侧壁，与第九伪栅极结构A9平行。而且，第十伪栅极结构A10与第九伪栅极结构A9之间的距离H4可以定义第二源极的位置与大小。

本实施例中，之所以设置第四阻挡层264的原因如下：

正因为有第四阻挡层264的存在，后续工艺中，形成的第二源极材料层的高度会降低，至少该高度不低于第三鳍部213的高度，不高于各伪栅极结构的高度。后续形成与第一伪栅极结构A1至第十伪栅极结构A10相平的层间介质层25后，层间介质层25会覆盖第二源极材料层。去除第二伪栅极结构、第九伪栅极结构的过程中，覆盖在第二源极材料上的层间介质层25保护该第二源极材料层不会被随之去除。这样，形成第一金属栅极结构的第一金属栅极层、第二金属栅极结构的第二金属栅极层时，可以避免在第二源极凹 槽内形成该金属栅极层。从而避免发生后续形成的第二源极与第一金属栅极结构、第二金属栅极结构相连的情况，以提高后续形成的LDMOS的性能。

更进一步的，本实施例中的第四阻挡层264与第九伪栅极结构A9之间的距离H4为大于等于0.01微米且小于等于0.2微米。第四阻挡层264与第九伪栅极结构A9之间的距离H4如果太大，就会产生现有技术中存在的问题(2)。第四阻挡层264与第九伪栅极结构A9之间的距离H4如果太小，则，不容易形成高于第三鳍部213的第二源极材料层。

本实施例中，所述第十伪栅极结构A10(第四阻挡层264)部分覆盖与第三鳍部213相邻的第三隔离结构202。这样，就会避免刻蚀形成第十伪栅极结构A10的光刻精度偏差，从而避免第十伪栅极结构A10与第三鳍部213靠近第三隔离结构202的一端不对齐的问题，进而避免在形成第二源极材料的过程中第三鳍部213内形成反掺杂层，影响第三鳍部213内的第一阱区的性能。

进一步的，所述第十伪栅极结构A10覆盖部分与第三鳍部213相邻的第三隔离结构202的长度H5(参考图16)为大于等于50nm且小于等于0.1μm。第十伪栅极结构A10覆盖部分第三隔离结构的长度H5如果太大，则会使得后续形成的LDMOS晶体管的尺寸偏大。当需要多个上述尺寸偏大的晶体管时，在芯片上占用的面积多，会降低芯片的利用率。第十伪栅极结构A10覆盖部分第三隔离结构202的长度H5如果太小，仍然无法避免刻蚀第十伪栅极结构A10时产生光刻精度偏差，会在第三鳍部213的内部形成反掺杂层。其中，第十伪栅极结构A10覆盖部分与第三鳍部213相邻的第三隔离结构202的长度H5为第三隔离结构202与第三鳍部213边界至第十伪栅极结构A10与第三隔离结构202边界之间的距离。

其他实施例中，第十伪栅极结构A10不覆盖与第三鳍部213相邻的第三隔离结构202，也属于本发明的保护范围。

其他实施例中，也可以形成两个或多个第十伪栅极结构A10，这样，第十伪栅极结构A10之间的距离定义第二源极的位置与大小，也属于本发明的保护范围。

第七伪栅极结构A7、第八伪栅极结构A8都在后续步骤中可以作为后续 形成的LDMOS晶体管的第五阻挡层265(参考图16)，形成在第二隔离结构222上。之所以形成第七伪栅极结构A7、第八伪栅极结构A8，原因如下：

第二金属栅极层的材料为铝，材质较软。上述化学机械研磨第二金属栅极层的过程中，没有第五阻挡层265的支撑，研磨这么长的第二金属栅极层时会出现凹陷(dishing)现象。

进一步的，本实施例中，当第二隔离结构222上第五阻挡层265为两个(分别为第七伪栅极结构A7、第八伪栅极结构A8)时，呈分立结构的第五阻挡层可以最大化的缓解的第二金属栅极层顶部出现的凹陷现象。

其他实施例中，在有限的第二隔离结构的空间范围内，呈分立结构的第五阻挡层265个数不受限制，也属于本发明的保护范围。

其他实施例中，不在第二隔离结构上形成第五阻挡层，也属于本发明的保护范围。

因此，第二伪栅极结构A2与第九伪栅极结构A9为后续形成的LDMOS的有效栅极。其余的伪栅极结构为后续形成的LDMOS的非有效栅极。

需要说明的是，本实施例中，第一伪栅极结构A1至第十伪栅极结构A10的长度分别为大于等于0.01μm且小于等于0.1μm，各个伪栅极结构的总密度为大于等于5％且小于等于30％。第一伪栅极结构A1至第十伪栅极结构A10的长度如果太长，后续形成第一、第二金属栅极结构或是各个阻挡层时，容易产生凹陷。第一伪栅极结构A1至第十伪栅极结构A10的长度如果太短，收到光刻精度限制，无法形成各伪栅结构。

接着，继续参考图12，在第一伪栅极结构A1至第十伪栅极结构A10的各伪栅结构周围分别形成侧墙。

本实施例中，在各伪栅极结构周围形成侧墙的原因如下：

(1)在第五伪栅极结构A5周围的侧墙和第六伪栅极结构A6周围的侧墙定义后续形成的漏极的位置和大小。

(2)第一伪栅极结构A1周围的侧墙和第二伪栅极结构A2之间的侧墙定义后续形成的第一源极的位置和大小。

(3)第九伪栅极结构A9周围的侧墙和第十伪栅极结构A10之间的侧墙定义后续形成的第二源极的位置和大小。

(4)各栅极结构周围如果没有侧墙，则后续在形成的源极材料层和漏极材料层的过程中，各伪栅极结构中对应的多晶硅栅极上也会生长源极材料层和漏极材料层。后续形成的源极材料层和漏极材料层的体积会比较大，形成的源极材料层和漏极材料层的高度会比较高。但是，形成的源极材料层和漏极材料层的体积和高度比现有技术小。

其他实施例中，如果在各栅极结构周围不形成侧墙，也属于本发明保护的范围。

接着，参考图13，以第一伪栅极结构A1和第二伪栅极结构A2之间的侧墙为掩膜，对第一鳍部进行刻蚀，形成第一源极凹槽；以第五伪栅极结构A5和第六伪栅极结构A6之间的侧墙为掩膜，对第二鳍部进行刻蚀，形成漏极凹槽；以第九伪栅极结构A9和第十伪栅极结构A10之间的侧墙为掩膜，对第三鳍部进行刻蚀，形成第二源极凹槽。

本实施例中，第一源极凹槽、第二源极凹槽、漏极凹槽同时形成。具体形成方法为本领域技术人员熟知技术，在此不再赘述。

接着，继续参考图13，在第一源极凹槽内形成第一源极材料层，在第二源极凹槽内形成第二源极材料层，在漏极凹槽内形成漏极材料层。

本实施例中，后续形成的LDMOS晶体管为PMOS晶体管时，则第一源极材料层、第二源极材料层和漏极材料层为锗硅层。

形成锗硅层的方法为选择性外延生长。

本实施例中，第一源极材料层、第二源极材料层和漏极材料层都高于相应的鳍部，且低于各伪栅极结构的高度。

现有技术中的LDMOS晶体管中，形成第一源极材料层、第二源极材料层和漏极材料层的空间较大，然而，该晶体管中，第一源极材料层、第二源极材料层和漏极材料层只是需要超出鳍部少许高度，否则对各自对应的栅极下的沟道无法施加最佳应力。但是，控制第一源极材料层、第二源极材料层 和漏极材料层只是超出鳍部少许高度在实际生长工艺中是很难控制的。

因此，本实施例根据“锗硅层的生长高度与锗硅层的生长空间成正比”的原则，通过控制锗硅层的生长空间，来控制锗硅层的生长高度。相对于现有技术，通过缩小锗硅层的生长空间，来降低锗硅层的生长高度。

具体为，本实施例中通过第五伪栅极结构A5和第六伪栅极结构A6之间的距离H2(参考图12)定义漏极的生长空间，使其小于现有技术中漏极的生长空间。

本实施例中通过第一伪栅极结构A1和第二伪栅极结构A2之间的距离H4(参考图12)定义第一源极材料层的生长空间，使其小于现有技术中的第一源极的生长空间。

本实施例中通过第九伪栅极结构A9和第十伪栅极结构A10之间的距离H4(参考图12)定义第二源极材料层的生长空间，使其小于现有技术中的第二源极的生长空间。

形成上述锗硅层后，分别在上述锗硅层上形成硅帽层(图未示)。形成硅帽层的作用为：后续步骤中，需要在锗硅层上形成金属硅化物层。锗硅层含锗太多，在锗硅层上形成金属硅化物的性能不佳。而在硅上形成金属硅化物层的性能较好。所以需要在后续形成的金属硅化物层与上述锗硅层之间形成硅帽层。

接着，对第一源极材料层、第二源极材料层和漏极材料层进行离子注入，对应形成第一源极241、第二源极243和漏极242。其中漏极为两个LDMOS晶体管的共漏极。

其他实施例中，后续形成的LDMOS晶体管为NMOS时。则第一源极材料层、第二源极材料层和漏极材料层为碳化硅层，因为属于本发明的保护范围。

接着，参考图14，在半导体衬底20、第一伪栅极结构A1至第十伪栅极结构A10、第一源极241、第二源极243和漏极242上形成层间介质层25。

层间介质层25的材料为氧化硅、碳化硅或氮氧化硅。层间介质层25也 可以为低k材料或超低k材料，所述低k材料的介电常数小于等于3，所述超低k材料的介电常数小于等于2.7。层间介质层25的形成方法为沉积。具体可以为高密度等离子体(High Density Plasma，HDP)化学气相沉积或者是高纵深比填沟工艺(High Aspect Ratio Process，HARP)或者流动化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)。采用上述三种方法填充能力较强，形成的层间介质层25致密度比较高。当然，层间介质层25也可以是本领域技术人员熟知的其他沉积工艺，也属于本发明的保护范围。

形成层间介质层25后，采用化学机械研磨的方法将高于第一伪栅极结构A1至第十伪栅极结构A10的层间介质层25去除，这样，剩余的层间介质层25会与第一伪栅极结构A1至第十伪栅极结构A10相平。

接着，结合参考图15，采用湿法腐蚀的方法去除第二伪栅极结构A2、第九伪栅极结构A9，在层间介质层25内分别形成第一栅极结构凹槽231a和第二栅极结构凹槽232a，所述第一栅极结构凹槽231a和第二栅极结构凹槽232a底部分别露出第一鳍部211和第三鳍部213。

本实施例中，在去除第二伪栅极结构A2、第九伪栅极结构A9的过程中，剩余的伪栅极结构也会被顺带去除。也就是说，第一伪栅极结构A1、第三伪栅极结构A3、第四伪栅极结构A4至第八伪栅极结构A8、第十伪栅极结构A10也会被去除，在层间介质层25内分别形成相应的栅极结构凹槽。

接着，参考图16，在第一栅极结构凹槽231a和第二栅极结构凹槽232a的底部和侧壁分别形成第一高k栅介质层和第二高k栅介质层。本实施例中第一高k栅介质层和第二高k栅介质层材料相同。这时，其余的各栅极结构凹槽的底部和侧壁分别形成有第一高k栅介质层和/或第二高k栅介质层材料。之后，分别在第一高k栅介质层和第二高k栅介质层上形成第一金属层和第二金属层，所述第一金属层和第二金属层高于各伪栅极结构和层间介质层25。本实施例中，第一金属层和第二金属层都相同。这时，其余的各栅极结构凹槽内也会填充第一金属层或第二金属层。

之后，采用化学机械研磨的方法将高于各伪栅极结构和层间介质层25的金属层去除，分别形成第一金属栅极层和第二金属栅极层。第一金属栅极层 及第一高k栅介质层形成了第一栅极结构231。第二金属栅极层及第二高k栅介质层形成了第二栅极结构232。其余的各伪栅极结构也成为金属栅极结构，也就是上述的各个阻挡层，具体如下：

第五伪栅极结构A5和第六伪栅极结构A6成为第一阻挡层261，第一伪栅极结构A1成为第二阻挡层262，第三伪栅极结构A3和第四伪栅极结构A4成为第三阻挡层263，第十伪栅极结构A10成为第四阻挡层264，第七伪栅极结构A7和第八伪栅极结构A8成为第五阻挡层265。

其他实施例中，第一栅极结构231和第二栅极结构232还可以为多晶硅栅极结构，各个阻挡层为多晶硅栅极结构，也属于本发明的保护范围。如果第一栅极结构231和第二栅极结构232为多晶硅栅极结构，各个阻挡层为多晶硅栅极结构，则上述形成第一栅极结构凹槽231a、第二栅极结构凹槽232a、各栅极结构凹槽的步骤、并在第一栅极结构凹槽231a、第二栅极结构凹槽232a和各栅极结构凹槽中分别形成第一和第二高k栅介质层、对应位于第一和第二高k栅介质层之上的第一和第二金属栅极层的形成步骤可以省略。

实施例二

参考图16，本发明还提供一种LDMOS晶体管结构，两个相邻的LDMOS晶体管共用一个漏极。具体包括：

半导体衬底20，所述半导体衬底20具有第一鳍部211、第二鳍部212和第三鳍部213。所述半导体衬底20还具有位于第一鳍部211和第二鳍部212之间第一隔离结构221，位于第二鳍部212和第三鳍部213之间的第二隔离结构222；

横跨第一鳍部211的第一栅极结构231，所述第一栅极结构231覆盖第一鳍部211的顶部和侧壁；

横跨第三鳍部213的第二栅极结构232，所述第二栅极结构232覆盖第三鳍部213的顶部和侧壁；

位于第一栅极结构231的远离所述第一隔离结构221一侧的第一鳍部211内的第一源极241；

位于第二栅极结构232的远离所述第二隔离结构222一侧的第三鳍部213内形成第二源极243；

位于第二鳍部212内的漏极242；

还包括：

所述第一栅极结构231覆盖部分第一隔离结构221。

本实施例中，所述第一栅极结构覆盖部分第一隔离结构的长度为大于等于50nm且小于等于0.1μm。

本实施例中，所述LDMOS晶体管还包括：横跨所述第二鳍部212的第一阻挡层261，所述第一阻挡层261分别位于所述第二鳍部212的靠近第一鳍部211的一端与远离所述第一鳍部211的一端，用于定义漏极242的位置和大小；漏极位于第一阻挡层261之间的第二鳍部212内。

本实施例中，靠近第一隔离结构221一端的第一阻挡层261部分覆盖第一隔离结构221。所述第一阻挡层261覆盖部分第一隔离结构221的长度H1为大于等于50nm且小于等于0.1μm。

本实施例中，靠近第二隔离结构222一端的第一阻挡层261部分覆盖第一隔离结构222。所述第一阻挡层261覆盖部分第一隔离结构222的长度H1为大于等于50nm且小于等于0.1μm。

本实施例中，所述第一栅极结构231的远离所述第一隔离结构221的一侧具有第二阻挡层262，所述第二阻挡层262横跨所述第一栅极结构231，所述第二阻挡层262用于定义的第一源极241的位置与大小。

本实施例中，所述第二栅极结构232的远离所述第二隔离结构222的一侧具有第四阻挡层264，所述第四阻挡层264横跨所述第二栅极结构232，所述第四阻挡层264用于定义的第二源极243的位置与大小。

本实施例中，当所述第一栅极结构231为第一金属栅极结构时，所述第一隔离结构221上具有第三阻挡层263。

当第一金属栅极层的材料为铝，材质较软。上述化学机械研磨第一金属栅极层的过程中，没有第三阻挡层263的支撑，研磨这么长的第一金属栅极 层时会出现凹陷(dishing)现象。

进一步的，本实施例中，当第一隔离结构221上第三阻挡层263为两个(结合参考图12和图16，分别为第三伪栅极结构A3和第四伪栅极结构A4)时，呈分立结构的第三阻挡层可以最大化的缓解第一金属栅极层顶部出现的凹陷现象。

其他实施例中，在第一隔离结构221上不具有第三阻挡层263也属于本发明保护的范围。

本实施例中，所述第二栅极结构232为第二金属栅极结构时，所述第二隔离结构222上具有第五阻挡层265。

当第二金属栅极层的材料为铝，材质较软。上述化学机械研磨第二金属栅极层的过程中，没有第五阻挡层265的支撑，研磨这么长的第二金属栅极层时会出现凹陷(dishing)现象。

进一步的，本实施例中，当第二隔离结构222上第五阻挡层265为两个(结合参考图12和图16，分别为第七伪栅极结构A7、第八伪栅极结构A8)时，呈分立结构的第五阻挡层可以最大化的缓解第二金属栅极层顶部出现的凹陷现象。

其他实施例中，在所述第二隔离结构222上不具有第五阻挡层265也属于本发明的保护范围。

本实施例中，所述第一阻挡层261、第二阻挡层262、第三阻挡层263、第四阻挡层264和第五阻挡层265为金属栅极结构。

本实施例中，所述第二栅极结构232覆盖部分第二隔离结构222。所述第二栅极结构232覆盖部分第二隔离结构的长度为大于等于50nm且小于等于0.1μm。

本实施例中，所述第二阻挡层262部分覆盖与第一鳍部211相邻的第三隔离结构202。所述第二阻挡层262覆盖部分第三隔离结构202的长度H5为大于等于50nm且小于等于0.1μm。

本实施例中，所述第四阻挡层264部分覆盖与第三鳍部213相邻的第三 隔离结构202。所述第四阻挡层264覆盖部分第三隔离结构202的长度H5为大于等于50nm且小于等于0.1μm。

具体请参考实施例一。

实施例三

参考图17，本实施例提供一种LDMOS晶体管的形成方法，本实施例与实施例一的区别为：实施例一具有两个源极，分别为第一源极和第二源极。第一源极和第二源极共用一个漏极。本实施例的LDMOS晶体管只有一个源极341，漏极342不是共漏极。也就是说，本实施例中，没有第三鳍部和第二浅沟槽隔离结构。具体包括：

提供半导体衬底30，所述半导体衬底具有第一鳍部311、第二鳍部312和位于第一鳍部311、第二鳍部312之间的第一隔离结构321；

形成横跨所述第一鳍部311的栅极结构331，所述栅极结构331覆盖第一鳍部311的顶部和侧壁，所述第一栅极结构覆盖部分第一隔离结构；

在所述栅极结构331的远离所述第一隔离结构321一侧的第一鳍部311内形成源极341；

在第二鳍部312内形成漏极342。

本实施例中，所述第一栅极结构覆盖部分第一隔离结构的长度H1为大于等于50nm且小于等于0.1μm。

本实施例中，在第二鳍部312内形成漏极342之前，形成横跨所述第二鳍部312的第一阻挡层361，所述第一阻挡层361位于所述第二鳍部312的靠近第一鳍部311的一端和远离所述第一鳍部311的一端，用于定义漏极342的位置和大小。

本实施例中，形成所述源极341之前，在所述栅极结构331的远离所述第一隔离结构321的一侧形成第二阻挡层362，所述第二阻挡层362横跨所述第一鳍部311，所述第二阻挡层362用于定义源极341的位置与大小。

本实施例中，所述第一栅极结构为第一金属栅极结构，所述第一隔离结构上具有第三阻挡层363，防止第一金属栅极结构中的第一金属栅极层产生凹 陷。

本实施例中，所述第一阻挡层361、第二阻挡层362和第三阻挡层363为金属栅极结构。

本实施例中，靠近第一隔离结构321一端的第一阻挡层361部分覆盖第一隔离结构321。所述第一阻挡层361覆盖部分第一隔离结构321的长度H3为大于等于50nm且小于等于0.1μm。

本实施例中，远离第一隔离结构322一端的第一阻挡层361部分覆盖与第二鳍部312相邻的第二隔离结构302。该第一阻挡层361覆盖部分与第二鳍部312相邻的第二隔离结构302长度H3为大于等于50nm且小于等于0.1μm。

本实施例中，所述第二阻挡层262部分覆盖与第一鳍部211相邻的第二隔离结构302。所述第二阻挡层262部分覆盖与第一鳍部211相邻的第二隔离结构302的长度H5为大于等于50nm且小于等于0.1μm。

具体请参考实施例一。

实施例四

本发明提供一种LDMOS晶体管，包括：

半导体衬底30，所述半导体衬底30具有第一鳍部311、第二鳍部312和位于第一鳍部311、第二鳍部312之间的第一隔离结构321；

横跨所述第一鳍部311的栅极结构331，所述栅极结构331覆盖第一鳍部311的顶部和侧壁；

位于栅极结构331的远离所述第一隔离结构321一侧的第一鳍部311内的源极341；

位于第二鳍部312内漏极342。

还包括：

所述第一栅极结构331覆盖部分第一隔离结构321。

本实施例中，所述第一栅极结构覆盖部分第一隔离结构的长度H1为大于等于50nm且小于等于0.1μm。

本实施例中，所述LDMOS晶体管还具有横跨所述第二鳍部312的第一阻挡层361，所述第一阻挡层361分别位于所述第二鳍部312的靠近第一鳍部311的一端与远离所述第一鳍部311的一端，用于定义漏极342的位置和大小。

具有可以参考第一至第三实施例。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。