半导体堆叠封装的制作方法

文档序号：11955924阅读：163来源：国知局

本公开的实施例是有关于半导体堆叠封装，并且更具体而言是有关于包含多个被并排设置在单一平面上的芯片的半导体堆叠封装。

背景技术：

在电子产业中，随着更小且更高性能的电子系统的发展，具有小型尺寸的多功能或高度集成的半导体封装在需求上正逐渐增加。响应于此种需求，各种用于在单一半导体封装中排列或设置许多半导体芯片的封装技术已经被提出，以提供多功能且高度集成的半导体封装。这些多芯片的封装可以轻易地藉由将每个封装中的至少一半导体芯片设计成为多功能的芯片、或是藉由增加在每个封装中的至少一半导体芯片的容量来加以实现。因此，所述多芯片的封装可以具有相当短的开发期间以及低的制造成本的优点。

由于所述多芯片的封装的每一个是藉由堆叠半导体芯片来加以制造，因此所述多芯片的封装也可被称为堆叠封装。所述堆叠封装通常可以根据堆叠半导体芯片的方法而被分类为垂直的堆叠封装、或是水平的堆叠封装。所述垂直的堆叠封装的每一个可藉由在封装基板上垂直地堆叠半导体芯片来加以实现，而所述水平的堆叠封装的每一个可藉由在封装基板上并排排列或设置半导体芯片来加以实现。

技术实现要素：

根据一实施例，一种半导体堆叠封装包含一印刷电路板(PCB)，其具有与第二表面相反的第一表面。所述半导体堆叠封装也可包含被设置在所述PCB的所述第一表面上的命令/地址(CA)焊盘、第一数据输入/输出(DQ)焊盘、以及第二DQ焊盘。所述半导体堆叠封装也可包含第一半导体芯片，其被设置在介于所述CA焊盘与第一DQ焊盘之间的所述第一表面上，其包含第一CA芯片焊盘以及第一DQ芯片焊盘。第二半导体芯片是被设置在介于所述第一DQ焊盘与第二DQ焊盘之间的所述第一表面上，其包含第二CA芯片焊盘以及第二DQ芯片焊盘。CA外部连接端子以及DQ外部连接端子被设置在所述PCB的第二表面上。所述第一CA芯片焊盘通过第一接合线电连接至所述第二CA芯片焊盘。所述CA外部连接端子通过CA焊盘电连接至所述第一CA芯片焊盘。所述DQ外部连接端子通过第一DQ焊盘电连接至所述第一DQ芯片焊盘，并且通过所述第二DQ焊盘电连接至所述第二DQ芯片焊盘。

在该半导体堆叠封装中，所述第一CA芯片焊盘被设置在所述第一半导体芯片的边缘上，以与所述CA焊盘相邻；并且其中，所述第一DQ芯片焊盘被设置在所述第一半导体芯片的边缘上，以与所述第一DQ焊盘相邻。

在该半导体堆叠封装中，所述第二CA芯片焊盘被设置在所述第二半导体芯片的边缘上，以与所述第一DQ焊盘相邻；并且其中，所述第二DQ芯片焊盘被设置在所述第二半导体芯片的边缘上，以与所述第二DQ焊盘相邻。

在该半导体堆叠封装中，所述CA外部连接端子被配置为与所述第一半导体芯片垂直地交叠；并且其中，所述DQ外部连接端子被配置为与所述第二半导体芯片垂直地交叠。

该半导体堆叠封装还包括：绝缘层，所述绝缘层被设置在所述第一半导体芯片上以固定所述第一接合线。

该半导体堆叠封装还包括：模制层，所述模制层被设置在所述PCB的所述第一表面上，以围绕所述第一半导体芯片、所述第二半导体芯片、所述第一接合线以及所述绝缘层。

该半导体堆叠封装还包括：第二接合线，所述第二接合线将所述CA焊盘电连接至所述第一CA芯片焊盘；第三接合线，所述第三接合线将所述第一DQ芯片焊盘电连接至所述第一DQ焊盘；以及第四接合线，所述第四接合线将所述第二DQ芯片焊盘电连接至所述第二DQ焊盘。

根据一实施例，一种半导体堆叠封装包含印刷电路板(PCB)、第一半导体芯片、以及第二半导体芯片。所述第一半导体芯片以及第二半导体芯片是被并排设置在所述PCB的第一表面上以彼此间隔开，其分别包含命令/地址(CA)芯片焊盘以及数据输入/输出(DQ)芯片焊盘。所述第一半导体芯片的CA芯片焊盘通过CA接合线电连接至所述第二半导体芯片的CA芯片焊盘。

该半导体堆叠封装还包括：配置在所述PCB的所述第一表面上的CA焊盘以及 DQ焊盘，其中，所述CA焊盘电连接至所述第一半导体芯片以及所述第二半导体芯片的所述CA芯片焊盘，并且其中，所述DQ焊盘电连接至所述第一半导体芯片以及所述第二半导体芯片的所述DQ芯片焊盘。

该半导体堆叠封装还包括：外部CA端子以及外部DQ端子，所述外部CA端子以及外部DQ端子被设置在所述PCB的与所述第一半导体芯片以及所述第二半导体芯片相对的第二表面上。

在该半导体堆叠封装中，所述外部CA端子通过所述CA焊盘电连接至所述CA芯片焊盘；并且其中，所述外部DQ端子通过所述DQ焊盘电连接至所述DQ芯片焊盘。

在该半导体堆叠封装中，所述第一半导体芯片包含第一堆叠的半导体芯片；其中，所述第一堆叠的半导体芯片的每一个包含第一CA芯片焊盘，并且所述第一堆叠的半导体芯片被设置为提供阶梯式结构，使得所述第一CA芯片焊盘被露出；其中，所述第二半导体芯片包含第二堆叠的半导体芯片；其中，所述第二堆叠的半导体芯片的每一个包含第二CA芯片焊盘，并且所述第二堆叠的半导体芯片被设置为提供阶梯式结构，使得所述第二CA芯片焊盘被露出；并且其中，所述第一CA芯片焊盘以及所述第二CA芯片焊盘通过接合线来彼此电连接。

在该半导体堆叠封装中，所述第一堆叠的半导体芯片的最上面的半导体芯片的所述第一CA芯片焊盘通过所述接合线中的一条接合线电连接至所述第二堆叠的半导体芯片的最下面的半导体芯片的所述第二CA芯片焊盘。

该半导体堆叠封装还包括：第一绝缘层，所述第一绝缘层被设置在所述第一半导体芯片上；第二绝缘层，所述第二绝缘层被设置在所述第二半导体芯片上；以及第三半导体芯片，所述第三半导体芯片被堆叠在所述第一绝缘层和所述第二绝缘层上，其中，所述第三半导体芯片被所述第一绝缘层和所述第二绝缘层所支撑。

在该半导体堆叠封装中，所述第三半导体芯片包含第三堆叠的半导体芯片；其中，所述第三堆叠的半导体芯片的每一个包含第三CA芯片焊盘，并且所述第三堆叠的半导体芯片被设置为提供阶梯式结构，使得所述第三CA芯片焊盘被露出。

根据一实施例，一种半导体堆叠封装包含印刷电路板(PCB)，所述PCB具有与第二表面相反的第一表面。命令/地址(CA)焊盘、第一数据输入/输出(DQ)焊盘、以及第二DQ焊盘是被设置在所述PCB的所述第一表面上。第一半导体芯片是被堆叠在介于所述CA焊盘与第一DQ焊盘之间的所述第一表面上，其分别包含第一CA芯片焊盘以及第一DQ芯片焊盘。第二半导体芯片是被堆叠在介于所述第一DQ焊盘与第二DQ焊盘之间的所述第一表面上，其分别包含第二CA芯片焊盘以及第二DQ芯片焊盘。CA外部连接端子以及DQ外部连接端子是被设置在所述PCB的第二表面上。所述第一半导体芯片被堆叠以提供一种阶梯式结构，使得所述第一CA芯片焊盘被露出。所述第二半导体芯片被堆叠以提供一种阶梯式结构，使得所述第二CA芯片焊盘被露出。所述第一CA芯片焊盘通过CA接合线电连接至所述第二CA芯片焊盘。所述CA外部连接端子通过CA焊盘电连接至所述第一CA芯片焊盘。所述DQ外部连接端子通过第一DQ焊盘电连接至所述第一DQ芯片焊盘，并且通过所述第二DQ焊盘电连接至所述第二DQ芯片焊盘。

在该半导体堆叠封装中，所述第一CA芯片焊盘分别被设置在所述第一半导体芯片的边缘上，以与所述CA焊盘相邻；并且其中，所述第一DQ芯片焊盘分别被设置在所述第一半导体芯片的边缘上，以与所述第一DQ焊盘相邻。

在该半导体堆叠封装中，所述第二CA芯片焊盘分别被设置在所述第二半导体芯片的边缘上，以与所述第一DQ焊盘相邻；并且其中，所述第二DQ芯片焊盘分别被设置在所述第二半导体芯片的边缘上，以与所述第二DQ焊盘相邻。

该半导体堆叠封装还包括：第三半导体芯片，所述第三半导体芯片被堆叠在所述第一半导体芯片以及所述第二半导体芯片上。

该半导体堆叠封装还包括：第一绝缘层，所述第一绝缘层被设置在所述第一半导体芯片以及所述第三半导体芯片之间；以及第二绝缘层，所述第二绝缘层被设置在所述第二半导体芯片以及所述第三半导体芯片之间，其中，所述第一绝缘层围绕所述CA接合线中的一条CA接合线，所述CA接合线将所述第一CA芯片焊盘中的一个第一CA芯片焊盘电连接至所述第二CA芯片焊盘中的一个第二CA芯片焊盘，并且其中，所述第三半导体芯片被所述第一绝缘层和所述第二绝缘层所支撑。

该半导体堆叠封装还包括：第一焊盘，所述第一焊盘被设置在所述PCB的第三边缘上，其中，所述CA焊盘被设置在所述PCB的第一边缘上，其中，所述第二DQ 焊盘被设置在所述PCB的与所述第一边缘相对的第二边缘上，并且其中，所述第一焊盘电连接至所述第三半导体芯片。

在该半导体堆叠封装中，所述CA焊盘利用单一路径被电连接至CA外部端子区域。

该半导体堆叠封装还包括：绝缘层，所述绝缘层被配置为避免接合线被模制材料损坏。

附图说明

图1是例示根据一实施例的一种半导体堆叠封装的俯视平面图；

图2是例示根据一实施例的一种半导体堆叠封装的仰视平面图；

图3是例示图1及2中所示的半导体堆叠封装的横截面图；

图4是例示根据一实施例的一种半导体堆叠封装的横截面图；

图5是例示根据一实施例的一种半导体堆叠封装的俯视平面图；

图6是在图5的Y方向上所展示的半导体堆叠封装的前视图；以及

图7是例示根据本发明的一实施例的一种采用存储器控制器电路的系统的方块图。

具体实施方式

将会了解到的是，尽管第一、第二、第三等等的术语可被用来描述各种的组件，但是这些组件不应该受限于这些术语，例如，特定的顺序。这些术语只被用来区别一个组件与另一组件。同样将会理解到的是，当一组件被称为是在另一组件"上"、"之上"、"下"或"之下"时，其可以是分别就在所述另一组件"上"、"之上"、"下"或"之下"、或者是介于中间的组件也可以存在。因此，例如是被使用的"上"、"之上"、"下"或"之下"的术语只是为了描述特定实施例之目的而已，因而并不意在限制本发明的概念。进一步将会理解到的是，当一组件被称为"连接"或"电连接"至另一组件时，其可以是直接连接或电连接至所述另一组件、或者是介于中间的组件可以存在。此外，本发明的各种实施例是针对于半导体堆叠封装，半导体堆叠封装的每一个是包含多个被并排排列或设置在单一平面上的芯片。

联合电子设备工程委员会(JEDEC)是一独立的半导体工程贸易组织及标准化机构，其代表和在美国的电子工业协会(EIA)相关的电子产业的所有领域。

根据JEDEC有关于固态存储器的标准文件(例如，JESD209A-1以及JESD209-2B)，有关内含存储器装置的半导体封装的外部端子的数组的规则是被限定。所述外部端子的每一个可以具有一特定的功能以将数据写入每个存储器装置的默认的区域中、或是读出储存在每个存储器装置的默认的区域中的数据。所述外部端子可包含命令/地址(CA)外部端子以及数据输入/输出(DQ)外部端子。被施加至所述CA外部端子的CA信号可以控制一半导体存储器装置(也被称为一半导体存储器芯片)的读取/写入操作。CA信号也可以在所述读取/写入操作期间产生半导体存储器芯片中的记忆单元的地址。所述DQ外部端子可以接收外部数据、或者可以输出储存在所述半导体存储器芯片中的数据。所述CA外部端子可被设置在一CA外部端子区域中，并且所述DQ外部端子可被设置在一DQ外部端子区域中，所述DQ外部端子区域是和所述CA外部端子区域分开或是相邻的。更明确地说，所述CA外部端子并未被设置在所述DQ外部端子之间。此外，所述DQ外部端子并未被设置在所述CA外部端子之间。

参照图1、2及3，根据一实施例的一种半导体堆叠封装10被例示。图1是例示根据一实施例的半导体堆叠封装10的俯视平面图。此外，图2是例示图1中所示的半导体堆叠封装10的仰视平面图。此外，图3是沿着图1及2的线Ⅰ-Ⅰ'所取的横截面图。

所述半导体堆叠封装10可包含一印刷电路板(PCB)100，其具有与第二表面100b相对的第一表面100a；第一半导体芯片200，其被设置在所述第一表面100a上；以及第二半导体芯片300，其被设置在所述第一表面100a上。所述第一半导体芯片200及第二半导体芯片300可被并排安装在所述PCB 100之上。所述第一半导体芯片200及第二半导体芯片300也可以彼此间隔开。所述PCB 100可包含被设置在其第一表面100a上的CA焊盘111、第一DQ焊盘112、以及第二DQ焊盘113。所述PCB 100可以进一步包含被设置在所述第二表面100b上的CA外部连接端子121以及DQ外部连接端子122，所述第二表面100b是与第一半导体芯片200及第二半导体芯片300相对的。所述第一半导体芯片200可被设置在CA焊盘111以及第一DQ焊盘112之间。此外，所述第一半导体芯片200可包含第一CA芯片焊盘210以及第一DQ芯片焊盘220。所述第二半导体芯片300可被设置在第一DQ焊盘112以及第二DQ焊盘 113之间。此外，所述第二半导体芯片300可包含第二CA芯片焊盘310以及第二DQ芯片焊盘320。一般而言，被设置在PCB上的CA焊盘可被排列成分别对应于安装在所述PCB之上的半导体芯片的CA芯片焊盘。此外，被设置在PCB上的DQ焊盘可被排列成分别对应于安装在所述PCB之上的半导体芯片的DQ芯片焊盘。若多个具有相同功能的半导体芯片被设置在单一封装中，则所述多个半导体芯片的所有相同功能的芯片焊盘可以共同电连接至焊盘中的任一个。

所述第一CA芯片焊盘210可被设置在第一半导体芯片200上，以与所述CA焊盘111相邻。此外，所述第一DQ芯片焊盘220可被设置为与第一CA芯片焊盘210相对。所述第一CA芯片焊盘210可被排列成一条线，所述线是沿着所述第一半导体芯片200的最接近所述CA焊盘111的边缘。所述第一CA芯片焊盘210可以分别通过第一接合线411来电连接至所述第二半导体芯片300上的第二CA芯片焊盘310。此外，所述第一CA芯片焊盘210可以分别通过第二接合线412来电连接至所述CA焊盘111。所述第一DQ芯片焊盘220可以分别通过第三接合线413来电连接至所述第一DQ焊盘112。所述第一CA芯片焊盘210可被设置在第一半导体芯片200的相邻所述CA焊盘111的边缘上。此外，所述第一DQ芯片焊盘220可被设置在第一半导体芯片200的另一相邻所述第一DQ焊盘112的边缘上。

所述第二CA芯片焊盘310可被设置在第二半导体芯片300上，以与所述第一DQ焊盘112相邻。此外，所述第二DQ芯片焊盘320可被设置为与所述第二CA芯片焊盘310相对的。所述第二CA芯片焊盘310可被排列成一条线，所述线是沿着第二半导体芯片300的最接近所述第一DQ焊盘112的边缘。如上所述，所述第二CA芯片焊盘310可以通过第一接合线411来电连接至所述第一CA芯片焊盘210。所述第二DQ芯片焊盘320可以分别通过第四接合线414来电连接至所述第二DQ焊盘113。所述第二CA芯片焊盘310可被设置在第二半导体芯片300的一相邻所述第一DQ焊盘112的边缘上。此外，所述第二DQ芯片焊盘320可被设置在第二半导体芯片300的另一相邻所述第二DQ焊盘113的边缘上。

所述PCB 100的CA焊盘111可被排列成一条线。此外，所述PCB 100的第一DQ焊盘112也可被排列成一条线。类似地，所述PCB 100的第二DQ焊盘113可被排列成一条线。所述CA焊盘111可被排列成沿着第一CA芯片焊盘210的一条线。此外，所述第一DQ焊盘112可被排列成沿着第一DQ芯片焊盘220的一条线。此外，所述第二DQ焊盘113可被排列成沿着第二DQ芯片焊盘320的一条线。

尽管未展示在图中，所述PCB 100可以进一步包含被设置在第一表面100a上的附加的焊盘，而具有和所述CA焊盘111、第一DQ焊盘112、以及第二DQ焊盘113不同的功能。所述附加的焊盘可包含一电源焊盘、一接地焊盘、一ZQ焊盘、或是一时钟焊盘。在这种情况下，对应于所述附加的焊盘的附加的芯片焊盘可被设置在所述第一半导体芯片200及第二半导体芯片300的每一个上。

再次参照图2，CA外部连接端子121以及DQ外部连接端子122可被分别设置在所述PCB 100的与第一半导体芯片200及第二半导体芯片300相对的第二表面100b上。一CA外部端子区域CR被限定在所述第二表面100b之上。所述CA外部连接端子121可被设置在所述CA外部端子区域CR中，以彼此间隔开一预设的距离。图1的第一半导体芯片200可被设置在所述PCB 100的第一表面100a上，以和所述CA外部端子区域CR的一部分垂直地交叠。所述CA外部连接端子121可以沿着至少一列和/或至少一行来加以排列。所述CA外部连接端子121可以分别通过第一内部的互连线(图3的131)来电连接至所述CA焊盘(图1的111)。DQ外部端子区域DR被限定在所述第二表面100b之上。所述DQ外部连接端子122可被设置在所述DQ外部端子区域DR中，以彼此间隔开预设的距离。图1的第二半导体芯片300可被设置在所述PCB 100的第一表面100a上，以和所述DQ外部端子区域DR的一部分垂直地交叠。所述DQ外部连接端子122可以沿着至少一列和/或至少一行来加以排列。所述DQ外部连接端子122也可以分别通过第二内部的互连线132来电连接至所述第一DQ焊盘(图1的112)。所述DQ外部连接端子122可以分别通过第三内部的互连线(图3的133)来电连接至所述第二DQ焊盘(图1的113)。

在图1、2及3中，所述第二内部的互连线132中只有一个被例示成包含贯穿所述PCB 100的垂直的通孔(via)132-1以及被设置在所述PCB 100的第二表面100b上的水平的互连线132-2。此外，所述第一内部的互连线131及第三内部的互连线133的每一个是被例示成包含第一垂直的通孔131-1或133-1、水平的互连线131-2或133-2、以及第二垂直的通孔131-3或133-3。更明确地说，根据一实施例，其余的第二内部的互连线132、所有的第一内部的互连线131、以及所有的第三内部的互连线133可以不包含任何被设置在所述PCB 100的第二表面100b上的水平的互连线。然而，所述第一、第二及第三内部的互连线131、132及133可以用许多不同的形式来加以实现。例如，若只有N个第二内部的互连线132的每一个被配置以包含一贯穿所述PCB 100的垂直的通孔以及被设置在所述PCB 100的第二表面100b上的水平的互连线，则只有N个水平的互连线可被设置在所述PCB 100的第二表面100b上。在替代方案中，若所述第一、第二及第三内部的互连线131、132及133中只有M个内部的互连线的每一个被配置以包含贯穿所述PCB 100的垂直的通孔以及被设置在所述PCB 100的第二表面100b上的水平的互连线，则只有M个水平的互连线可被设置在所述PCB 100的第二表面100b上。

如同在图2中所绘，所述PCB 100的第二表面100b可包含和DQ外部端子区域DR分开的CA外部端子区域CR。此外，所述CA外部连接端子121可在CA外部端子区域CR中被排列成矩阵形式。此外，所述DQ外部连接端子122可在DQ外部端子区域DR中被排列成矩阵形式。然而，在某些实施例中，所述CA外部连接端子121以及DQ外部连接端子122可被排列成和图2中所例示的实施例不同的形式。例如，所述CA外部连接端子121以及DQ外部连接端子122可以沿着弯曲的线或是随机地被排列。尽管未展示在图中，但是所述PCB 100可以进一步包含被设置在所述第二表面100b上的附加的外部连接端子。所述附加的外部连接端子可以具有和CA外部连接端子121以及DQ外部连接端子122不同的功能。所述附加的外部连接端子可包含一电源外部连接端子、一接地外部连接端子、一ZQ外部连接端子、或是一时钟外部连接端子。所述附加的外部连接端子可以进一步包含至少被电性隔离的浮接的外部连接端子。所述附加的外部连接端子可被排列在所述CA外部端子区域CR和/或DQ外部端子区域DR中。在此种实例中，所述附加的外部连接端子可以和CA外部连接端子121和/或DQ外部连接端子122一起被排列成矩阵形式或是其它形式。在替代方案中，所述附加的外部连接端子可被设置在CA外部端子区域CR以及DQ外部端子区域DR之外的区域中。

再次参照图3，所述PCB 100的CA外部连接端子121可被设置以和第一半导体芯片200垂直地交叠。所述CA外部连接端子121可以通过CA焊盘111来电连接至所述第一CA芯片焊盘210。所述CA外部连接端子121可以通过第一内部的互连线131来电连接至所述CA焊盘111。所述第一内部的互连线131可被设置以贯穿所述PCB 100。此外，所述第一内部的互连线131的每一个可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互连线、一在第二表面100b上的第二水平的互连线、和/或一在PCB 100中的水平的互连线。根据一实施例，所述第一内部的互连线131的每一个可包含串联地电连接的第一垂直的通孔131-1、水平的互连线132-2、以及第二垂直的通孔131-3。然而，本发明的概念并不限于此。所述第一内部的互连线131的每一个可以只包含单一贯穿所述PCB 100的垂直的通孔，其电连接所述CA外部连接端子121中的一个至所述CA焊盘111中的一个。或者是，所述第一内部的互连线131的每一个可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互连线、一在第二表面100b上的第二水平的互连线、和/或一在PCB 100中的水平的互连线。

所述PCB 100的DQ外部连接端子122可被设置以和所述第二半导体芯片300垂直地交叠。所述DQ外部连接端子122可以通过第一DQ焊盘112来电连接至所述第一DQ芯片焊盘220。此外，所述DQ外部连接端子122也可以通过所述第二DQ焊盘113来电连接至所述第二DQ芯片焊盘320。所述DQ外部连接端子122可以通过第二内部的互连线132来电连接至所述第一DQ焊盘112。此外，所述DQ外部连接端子122也可以通过第三内部的互连线133来电连接至所述第二DQ焊盘113。所述第二内部的互连线132及第三内部的互连线133可被设置以贯穿PCB 100。此外，所述第一内部的互连线132及第二内部的互连线133的每一个可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互连线、一在第二表面100b上的第二水平的互连线、和/或一在PCB 100中的水平的互连线。

根据一实施例，所述第二内部的互连线132的每一个可包含贯穿PCB 100的垂直的通孔132-1以及被设置在PCB 100的第二表面100b上的水平的互连线132-2。此外，所述第三内部的互连线133的每一个可包含在PCB 100中串联地电连接的第一垂直的通孔133-1、水平的互连线133-2、以及第二垂直的通孔133-3。然而，所述第二内部的互连线132及第三内部的互连线133的配置并不限于以上的说明。尽管未展示在图中，但是所述第二内部的互连线132或第三内部的互连线133可以只包含单一贯穿所述PCB 100的垂直的通孔，其电连接所述DQ外部连接端子122中的一个至所述第一DQ焊盘112及第二DQ焊盘113中的一个。在替代方案中，所述第二内部的互连线132及第三内部的互连线133的每一个可包含一在PCB 100中的垂直的通孔、一在第一表面100a上的第一水平的互连线、一在第二表面100b上的第二水平的互连线、和/或在PCB 100中的水平的互连线的组合。在某些实施例中，所述第一DQ焊盘112及第二DQ焊盘113可以不直接电连接至DQ外部连接端子122。相对地，所述第一DQ焊盘112可以通过一在PCB 100中的内部的互连线来电连接至所述第二DQ焊盘113，并且所述内部的互连线可以电连接至DQ外部连接端子122。

在所述半导体堆叠封装10中，第一CA芯片焊盘210可以通过所述第一接合线411来电连接至第二CA芯片焊盘310。此外，所述CA外部连接端子121可以通过CA焊盘111来电连接至所述第一CA芯片焊盘210。此外，所述DQ外部连接端子122可以通过第一DQ焊盘112来电连接至所述第一DQ芯片焊盘220。此外，所述DQ外部连接端子122也可以通过第二DQ焊盘113来电连接至所述第二DQ芯片焊盘320。

所述半导体堆叠封装10可以进一步包含一绝缘层500，其被设置在所述第一半导体芯片200的一顶表面上。所述绝缘层500可以围绕第一接合线411的每一个的一部分。于是，所述绝缘层500可以固定第一接合线411，以抑制所述第一接合线411在一后续的模制工艺期被模制材料的流动而弯曲或歪斜的现象(也即，线剧烈移动(sweep)的现象)。

所述半导体堆叠封装10可以进一步包含被设置在PCB 100的第一表面100a上的模制层600，以围绕所述第一半导体芯片200、第二半导体芯片300、以及接合线411、412、413及414。若所述半导体堆叠封装10包含绝缘层500，则所述模制层600可被形成以覆盖所述绝缘层500。

所述半导体堆叠封装10可以进一步包含一附加的半导体芯片、一虚设芯片、被设置在所述第一半导体芯片200或第二半导体芯片300与所述PCB 100之间的阻焊(solder resist)结构或类似者。若所述第一半导体芯片200及第二半导体芯片300被安装在所述PCB 100的第一表面100a之上，则所述第一半导体芯片200及第二半导体芯片300可以利用粘附剂来附接至所述PCB 100的第一表面100a。

一般而言，若在安装于PCB之上的芯片上的芯片焊盘是被设置成两个或多个行，而且所述芯片焊盘是利用接合线来电连接至所述PCB上的焊盘，则所述接合线必须被设置成不彼此交叉。这是因为若所述接合线被设置成彼此交叉，则电性短路会发生在所述接合线之间。此外，若多个具有相同功能的半导体芯片被并排设置在所述PCB的一个表面上，则对应于一对相邻的半导体芯片的芯片的若干焊盘必须被设置在介于所述相邻的半导体芯片的对之间的PCB上。在此种实例中，相较于只有单一半导体芯片被安装在PCB之上的情形，用以在两个相邻的半导体芯片之间设置所述焊盘的面积会增加。相对地，根据一实施例，没有将对应于所述第二CA芯片焊盘310的CA焊盘设置在介于所述第一半导体芯片200及第二半导体芯片300之间的PCB 100上。因此，可以在介于所述第一半导体芯片200及第二半导体芯片300之间的第一表面100a上节省设置所述CA接合的面积。

所述第一半导体芯片200的第一CA芯片焊盘210可以通过例如是第一接合线411的CA接合线来电连接至所述第二半导体芯片300的第二CA芯片焊盘310。所述CA接合线充当并不通过PCB 100的电性路径。所述半导体堆叠封装10的CA焊盘111可被设置在PCB 100的单一边缘上。此外，所述CA焊盘111的每一个可以利用单一路径来电连接至所述CA外部端子区域CR。因此，可以节省一用于从所述CA焊盘111产生多个路径至所述CA外部连接端子121的空间。因此，所述PCB 100的面积可被缩减，以实现小型的半导体堆叠封装。

参照图4，例示根据一实施例的一种半导体堆叠封装20的横截面图被展示。在图4中，和在图3中所用者相同的组件符号是指相同的组件。因此，和如同参考图3所述者相同的组件的详细说明将会被省略或是简略地被提及。

在图4中，所述半导体堆叠封装20可包含一PCB 100，其具有与第二表面100b相对的第一表面100a。所述半导体堆叠封装20也可包含被设置在PCB 100的第一表面100a上的第一半导体芯片200-1及200-2、以及被设置在PCB 100的第一表面100a上的第二半导体芯片300-1及300-2。所述第一半导体芯片200-1及200-2是被设置在CA焊盘111与第一DQ焊盘112之间。此外，所述第二半导体芯片300-1及300-2是被设置在第一DQ焊盘112与第二DQ焊盘113之间。

所述第一半导体芯片200-1及200-2的每一个可包含第一CA芯片焊盘210-1或210-2以及第一DQ芯片焊盘220-1或220-2。所述第一半导体芯片200-1(也被称为第一下方的半导体芯片)可被设置在所述PCB 100的第一表面上。此外，所述第一半导体芯片200-2(也被称为第一上方的半导体芯片)可被设置在所述第一半导体芯片200-1的与PCB 100相对的顶表面上。更明确地说，所述第一下方的半导体芯片200-1以及第一上方的半导体芯片200-2可以依序且垂直地堆叠在所述PCB 100的第一表面上。所述第一上方的半导体芯片200-2可以相对于第一下方的半导体芯片200-1的中央位置而朝向所述第一DQ焊盘112来加以偏移，使得所述第一下方的半导体芯片200-1 的第一CA芯片焊盘210-1被露出。于是，所述第一下方的半导体芯片200-1以及第一上方的半导体芯片200-2可以垂直地堆叠，以构成一种阶梯式结构。所述第一上方的半导体芯片200-2可以利用第一粘附剂230来附接至所述第一下方的半导体芯片200-1的一顶表面。所述第一下方的半导体芯片200-1以及第一上方的半导体芯片200-2可以具有相同的尺寸。于是，所述第一下方的半导体芯片200-1的第一DQ芯片焊盘220-1可以完全被所述第一上方的半导体芯片200-2所覆盖。

所述第二半导体芯片300-1及300-2的每一个可包含第二CA芯片焊盘310-1或310-2以及第二DQ芯片焊盘320-1或320-2。所述第二半导体芯片300-1(也被称为第二下方的半导体芯片)可被设置在所述PCB 100的第一表面上。此外，所述第二半导体芯片300-2(也被称为第二上方的半导体芯片)可被设置在所述第二半导体芯片300-1的与所述PCB 100相对的顶表面上。更明确地说，所述第二下方的半导体芯片300-1以及第二上方的半导体芯片300-2可以依序且垂直地堆叠在所述PCB 100的第一表面上。所述第二上方的半导体芯片300-2可以相对于第二下方的半导体芯片300-1的中央位置而朝向所述第二DQ焊盘113来加以偏移，以容许所述第二下方的半导体芯片300-1的第二CA芯片焊盘310-1被露出。于是，所述第二下方的半导体芯片300-1以及第二上方的半导体芯片300-2可以垂直地堆叠，以构成一种阶梯式结构。所述第二上方的半导体芯片300-2可以利用第二粘附剂330来附接至所述第二下方的半导体芯片300-1的一顶表面。所述第二下方的半导体芯片300-1以及第二上方的半导体芯片300-2可以具有实质相同的尺寸。于是，所述第二下方的半导体芯片300-1的第二DQ芯片焊盘320-1可以完全或大体上被所述第二上方的半导体芯片300-2所覆盖。

所述第一半导体芯片200-1及200-2以及所述第二半导体芯片300-1及300-2的CA芯片焊盘是彼此电连接的。明确地说，所述第一半导体芯片200-1及200-2的第一CA芯片焊盘210-1及210-2可以通过充当并不穿过所述PCB 100的电性路径的、例如第五接合线415、第六接合线416以及第七接合线417这样的CA接合线来电连接至所述第二半导体芯片300-1及300-2的第二CA芯片焊盘310-1及310-2。尤其，所述第一下方的半导体芯片200-1的第一CA芯片焊盘210-1可以通过第五接合线415来电连接至所述第一上方的半导体芯片200-2的第一CA芯片焊盘210-2。所述第一上方的半导体芯片200-2的第一CA芯片焊盘210-2可以通过第六接合线416来电连接至所述第二下方的半导体芯片300-1的第二CA芯片焊盘310-1。此外，所述第二下方的半导体芯片300-1的第二CA芯片焊盘310-1可以通过第七接合线417来电连接至所述第二上方的半导体芯片300-2的第二CA芯片焊盘310-2。所述CA芯片焊盘可以电连接至PCB 100的对应的CA焊盘111。所述第一下方的半导体芯片200-1的第一CA芯片焊盘210-1可以通过第二接合线412来电连接至PCB 100的CA焊盘111。

在所述半导体堆叠封装20中，所述第一上方的半导体芯片200-2的第一CA芯片焊盘210-2可以通过第六接合线416来电连接至所述第二下方的半导体芯片300-1的第二CA芯片焊盘310-1。尽管未被展示，用于将所述第一半导体芯片200-1及200-2的第一CA芯片焊盘210-1及210-2电连接至所述第二半导体芯片300-1及300-2的第二CA芯片焊盘310-1及310-2的接合线可以根据实施例，以各种形式来加以实现。在各种的实施例中，所述第一上方的半导体芯片200-2的第一CA芯片焊盘210-2可以通过一组接合线来电连接至所述第二上方的半导体芯片300-2的第二CA芯片焊盘310-2。

所述半导体堆叠封装20可以进一步包含绝缘层510，其被设置在所述第一上方的半导体芯片200-2的与第一下方的半导体芯片200-1相对的顶表面上。所述绝缘层510可以围绕将第一半导体芯片200-1及200-2电连接至第二半导体芯片300-1及300-2的第六接合线416的每一个的一部分。于是，所述绝缘层510可以固定第六接合线416，以抑制所述第六接合线416因为在一后续的模制工艺期间的模制材料的流动而弯曲或歪斜的现象(也即，线剧烈移动的现象)。

所述半导体堆叠封装20可以进一步包含被设置在PCB 100的第一表面100a上的模制层610，以围绕所述第一半导体芯片200-1及200-2、第二半导体芯片300-1及300-2、以及接合线412、413、414、415、416及417。若所述半导体堆叠封装20包含绝缘层510，则所述模制层610可被形成以覆盖所述绝缘层510。

所述第一下方的半导体芯片200-1的第一DQ芯片焊盘220-1可以通过第三接合线413来电连接至所述第一DQ焊盘112。此外，所述第一上方的半导体芯片200-2的第一DQ芯片焊盘220-2可以通过第八接合线418来电连接至所述第一DQ焊盘112。所述第一下方的半导体芯片200-1的第一DQ芯片焊盘220-1可被第一粘附剂230所覆盖。所述第一粘附剂230可以围绕第三接合线413的每一个的一部分，并且可以固定所述第三接合线413。

所述第二下方的半导体芯片300-1的第二DQ芯片焊盘320-1可以通过第四接合线414来电连接至所述第二DQ焊盘113。此外，所述第二上方的半导体芯片300-2的第二DQ芯片焊盘320-2可以通过第九接合线419来电连接至所述第二DQ焊盘113。所述第二下方的半导体芯片300-1的第二DQ芯片焊盘320-1可被第二粘附剂330所覆盖。所述第二粘附剂330可以围绕第四接合线414的每一个的一部分，并且可以固定所述第四接合线414。

所述半导体堆叠封装20可以进一步包含第一附加的半导体芯片、第一虚设芯片、被设置在所述第一下方的半导体芯片200-1以及PCB 100之间的第一阻焊结构或类似者。所述半导体堆叠封装20也可包含第二附加的半导体芯片、第二虚设芯片、被设置在所述第二下方的半导体芯片300-1与PCB 100之间的第二阻焊结构或类似者。若所述第一下方的半导体芯片200-1及第二下方的半导体芯片300-1被安装在PCB 100的第一表面100a之上，则所述第一下方的半导体芯片200-1及第二下方的半导体芯片300-1可以利用粘附剂来附接至PCB 100的第一表面100a。

在所述半导体堆叠封装20中，所述第一上方的半导体芯片200-2可以相对于第一下方的半导体芯片200-1的中央位置而朝向所述第二上方的半导体芯片300-2来加以偏移，以容许所述第一下方的半导体芯片200-1的第一CA芯片焊盘210-1被露出。因此，所述第一下方的半导体芯片200-1以及第一上方的半导体芯片200-2可被垂直地堆叠，以构成一种阶梯式结构。类似地，所述第二上方的半导体芯片300-2可以相对于第二下方的半导体芯片300-1的一中央位置来加以偏移，使得所述第二下方的半导体芯片300-1的第二CA芯片焊盘310-1被露出。于是，所述第二下方的半导体芯片300-1以及第二上方的半导体芯片300-2也可被垂直地堆叠，以构成一种阶梯式结构。所述第一CA芯片焊盘210-1及210-2以及所述第二CA芯片焊盘310-1及310-2可以通过例如是第五、第六及第七接合线415、416及417的CA接合线来彼此电连接。此外，所述第一CA芯片焊盘210-1可以通过第二接合线412来电连接至所述PCB100的CA焊盘111。所述CA焊盘111可以通过贯穿PCB 100的第一内部的互连线131来电连接至CA外部连接端子121，所述CA外部连接端子121是被设置在PCB 100的第二表面100b上。

根据一实施例，所述半导体堆叠封装20可包含被并排设置在PCB 100上的第一下方的半导体芯片200-1及第二下方的半导体芯片300-1、以及分别被堆叠在所述第一下方的半导体芯片200-1以及第二下方的半导体芯片300-1上的第一上方的半导体芯片200-2及第二上方的半导体芯片300-2。此外，所述第一上方的半导体芯片200-2可以相对于第一下方的半导体芯片200-1的中央位置来加以偏移，使得所述第一下方及上方的半导体芯片200-1及200-2构成一种阶梯式结构。此外，所述第二上方的半导体芯片300-2也可以相对于第二下方的半导体芯片300-1的一中央位置来加以偏移，使得所述第二下方及上方的半导体芯片300-1以及300-2构成一种阶梯式结构。然而，在各种的实施例中，所述第一半导体芯片以及第二半导体芯片200-1、200-2、300-1及300-2可以用许多不同的形式来加以堆叠。例如，所述第一半导体芯片可包含垂直堆叠的三个或更多个半导体芯片。此外，所述第二半导体芯片也可包含垂直堆叠的三个或更多个半导体芯片。即使在此种情形中，所述第一半导体芯片以及第二半导体芯片的CA芯片焊盘可以通过接合线来彼此电连接。在各种其它实施例中，所述半导体堆叠封装20可以进一步包含至少第三半导体芯片。所述至少第三半导体芯片可被设置在PCB 100的第一表面100a上，以与所述第二半导体芯片300-1及300-2的第二DQ芯片焊盘320-1及320-2相邻。在这种情况下，所述至少第三半导体芯片的CA芯片焊盘也可以通过接合线来电连接至所述第一CA芯片焊盘以及所述第二CA芯片焊盘210-1、210-2、310-1及310-2。

参照图5及图6，根据一实施例的一种半导体堆叠封装30被展示。图5是例示所述半导体堆叠封装30的俯视平面图，并且图6是在图5的Y方向上所展示的半导体堆叠封装30的前视图。

相较于图4中所例示的半导体堆叠封装20，在图5及图6中所例示的半导体堆叠封装30可以进一步包含第三下方的半导体芯片1000以及第三上方的半导体芯片1100。相较于参考图1、2、3及4所述的PCB 100，所述半导体堆叠封装30的PCB 101可以进一步包含第一焊盘119。在图5及图6中，与在图4中所用的相同的组件符号是指相同的组件。因此，相同的组件的详细说明将会被省略、或是简略地提及。

在图5中，若所述CA焊盘111被设置在PCB 101的第一边缘上，并且所述第二DQ焊盘113被设置在PCB 101的与所述第一边缘相对的第二边缘上，则所述第一焊盘119可被设置在PCB 101的第三边缘上。所述第一焊盘119可以通过第十接合线1401来电连接至在所述第三下方的半导体芯片1000上的第一芯片焊盘1020。此外，所述第一芯片焊盘1020可以通过第十一接合线1402来电连接至在所述第三上方的半导体芯片1100上的第二芯片焊盘1120。

所述第一芯片焊盘1020可被设置在所述第三下方的半导体芯片1000的与PCB 101相对的表面上。所述第一芯片焊盘1020可包含CA芯片焊盘、DQ芯片焊盘、电源芯片焊盘、接地芯片焊盘、ZQ芯片焊盘、或时钟芯片焊盘。所述第一芯片焊盘1020可以沿着第三下方的半导体芯片1000的最接近所述第一焊盘119的边缘排列成一条线。

所述第三上方的半导体芯片1100可以具有和第三下方的半导体芯片1000相同的尺寸。此外，所述第二芯片焊盘1120可被设置以具有和第一芯片焊盘1020基本相同的配置。所述第三上方的半导体芯片1100可被堆叠在第三下方的半导体芯片1000上，使得所述第三下方的半导体芯片1000的第一芯片焊盘1020被露出。因此，所述第三下方的半导体芯片1000以及第三上方的半导体芯片1100可以提供一种阶梯式结构。

在图6中，所述半导体堆叠封装30可包含PCB 101，其具有与第二表面101b相对的第一表面101a；第一半导体芯片200-1及200-2，其被堆叠在所述PCB 101的第一表面101a上；以及第二半导体芯片300-1及300-2，其被堆叠在所述PCB 101的第一表面101a上。所述第三下方的半导体芯片1000以及第三上方的半导体芯片1100可以依序且垂直地堆叠在所述第一半导体芯片以及第二半导体芯片200-1、200-2、300-1及300-2上。

所述第三下方的半导体芯片1000可以利用第五粘附剂1010来附接在所述第一及第二上方的半导体芯片200-2及300-2上。第一绝缘层520可被设置在所述第五粘附剂1010以及第一上方的半导体芯片200-1之间。此外，第二绝缘层530可被设置在所述第五粘附剂1010以及第二上方的半导体芯片300-1之间。所述第一绝缘层和所述第二绝缘层520及530可以支撑第三下方的半导体芯片1000。所述第一绝缘层520可被设置以围绕且固定第六接合线416。所述第三上方的半导体芯片1100可以利用第六粘附剂1110来附接至所述第三下方的半导体芯片1000的顶表面。尽管未被展示，至少附加的第三半导体芯片可被堆叠在所述第三上方的半导体芯片1100上。

在所述第一及第二芯片焊盘1020及1120中的CA芯片焊盘可以电连接至被设置在所述PCB 101的第二表面101b上的CA外部连接端子121。此外，在所述第一及第二芯片焊盘1020及1120中的DQ芯片焊盘可以电连接至被设置在所述PCB 101的第二表面101b上的DQ外部连接端子122。

所述半导体堆叠封装30可以进一步包含被设置在所述PCB 101的第一表面101a 上的模制层，以围绕所述第一半导体芯片200-1及200-2、第二半导体芯片300-1及300-2、以及第三半导体芯片1000及1100。所述模制层也可被设置以覆盖PCB 101的焊盘111、112、113及119以及所述半导体芯片的芯片焊盘。

再次参照图5及图6，在所述第一半导体芯片以及第二半导体芯片200-1、200-2、300-1及300-2的每一个中，所述CA芯片焊盘可以在每个半导体芯片的表面上被设置为与所述DQ芯片焊盘相对。在所述第一半导体芯片以及第二半导体芯片200-1、200-2、300-1及300-2中的任一个的CA芯片焊盘可以通过充当不穿过所述PCB 101的电性路径的接合线，来电连接至所述第一半导体芯片以及第二半导体芯片200-1、200-2、300-1及300-2中的另一芯片的CA芯片焊盘。所述CA芯片焊盘可以通过CA焊盘111来电连接至所述CA外部连接端子121。所述半导体芯片的每一个的DQ芯片焊盘可以电连接至被设置成与其相邻的DQ焊盘。此外，所述DQ焊盘可以通过第二及第三内部的互连线(图4的132及133)来电连接至所述DQ外部连接端子122。

被设置在所述PCB 101上而且电连接至所述第三半导体芯片1000及1100的第一焊盘119可包含所述CA焊盘以及DQ焊盘，并且可被设置在所述PCB 101的一预设的边缘上。电连接至所述第一半导体芯片以及第二半导体芯片200-1、200-2、300-1及300-2的CA焊盘111以及DQ焊盘112及113不可被设置在PCB 101的所述预设的边缘上。所述第三下方的半导体芯片1000的第一芯片焊盘1020可包含所述CA芯片焊盘以及DQ芯片焊盘，并且可被设置在所述第三下方的半导体芯片1000的一边缘上。类似地，所述第三上方的半导体芯片1100的第二芯片焊盘1120可包含所述CA芯片焊盘以及DQ芯片焊盘。所述第二芯片焊盘1120也可被设置在所述第三上方的半导体芯片1100的一边缘上。所述第一芯片焊盘1020以及第二芯片焊盘1120可以通过接合线来电连接至所述焊盘119。所述焊盘119可以通过被设置在PCB 101中的内部的互连线来电连接至所述CA外部连接端子121以及DQ外部连接端子122。若所述焊盘119进一步包含电源焊盘、接地焊盘、ZQ焊盘以及时钟焊盘，则所述电源焊盘、接地焊盘、ZQ焊盘以及时钟焊盘可以电连接至被设置在所述PCB 101的第二表面101b上的对应的一附加的外部连接端子。

具有和所述CA外部连接端子121以及DQ外部连接端子122不同功能的附加的外部连接端子可被排列在CA外部端子区域CR和/或DQ外部端子区域DR中。在此种实例中，所述附加的外部连接端子可以和所述CA外部连接端子121和/或DQ外部连接端子122一起被排列成矩阵形式、或是其它形式。在替代方案中，所述附加的外部连接端子可被设置在所述CA外部端子区域CR以及DQ外部端子区域DR之外的区域中。在各种的实施例中，所述附加的外部连接端子可以进一步包含至少被电性隔离的浮接的外部连接端子。

参照图7，一种系统2000可包含一个或多个处理器2100。所述处理器2100可以个别地、或是结合其它处理器来加以利用。芯片组2150可以电连接至所述处理器2100。所述芯片组2150是用于在系统2000的处理器2100与其它构件之间的信号的通讯路径。其它构件可包含存储器控制器2200、输入/输出("I/O")总线2250、以及磁盘驱动器控制器2300。根据所述系统2000的配置，若干不同的信号中的任何一个都可以通过所述芯片组2150来加以发送。

所述存储器控制器2200可以电连接至所述芯片组2150。所述存储器控制器2200可以通过芯片组2150来接收由所述处理器2100所提供的请求。所述存储器控制器2200可以电连接至一个或多个存储器装置2350。所述存储器装置2350可包含上述的半导体堆叠封装。

所述芯片组2150也可以电连接至I/O总线2250。所述I/O总线2250可以作为用于从所述芯片组2150至I/O装置2410、2420及2430的信号的通讯路径。所述I/O装置2410、2420及2430可包含鼠标2410、视讯显示器2420、或是键盘2430。所述I/O总线2250可以采用若干通讯协议中的任何一种，以和所述I/O装置2410、2420及2430通讯。

所述磁盘驱动器控制器2300也可以电连接至芯片组2150。所述磁盘驱动器控制器2300可以作为在芯片组2150与一个或多个内部的磁盘驱动器2450之间的通讯路径。所述磁盘驱动器控制器2300以及内部的磁盘驱动器2450可以利用实际为任意类型的通讯协议来和彼此通讯、或是和所述芯片组2150通讯。

本公开的实施例已经在以上为了举例说明的目的而被揭露。所述技术中具有通常技能者将会体认到各种的修改、添加以及替代都是可能的，而不脱离如同在所附的申请专利范围中所揭露的本公开的范畴及精神。