半导体元件及其制造方法与流程

本发明涉及一种半导体元件及其制造方法，且特别是涉及一种具有肋条结构的半导体元件及其制造方法。

背景技术：

扇出晶片等级封装(Fan-out Wafer level Package,FOWLP)为近年全球封装大厂投入大量资源开发的主轴技术。然而，此封装常面临模封后晶片(molded wafer)管芯移位(die shift)和翘曲变形(warpage)的问题。较大的管芯位移会影响重布层(redistribution layer,RDL)在产量制作工艺中与管芯上的电极(die pad)的对位。此外，进行封装时的各种设备，如进行光蚀刻图案钝化层或光致抗蚀剂制作工艺、溅射金属沉积制作工艺等使用的设备，无法接受模封晶片翘曲得太严重。

因此，如何提升模封后晶片的整体抗弯曲强度，以降低不同热膨胀系数(coefficient of thermal expansion,CTE)的材料，在制作工艺中收缩程度不同所引发的变形，改善扇出晶片等级封装制作工艺中管芯移位和翘曲变形的问题，为本领域的重要课题。

技术实现要素：

本发明的目的在于提供一种半导体元件及其制造方法，通过在半导体元件中增加肋条结构(rib structure)，能有效降低不同热膨胀系数的材料，在制作工艺中收缩程度不同所引发的变形，进而改善扇出晶片等级封装制作工艺中管芯移位和翘曲变形的问题。

根据本发明，提出一种半导体元件，包括至少一第一管芯、一肋条结构以及一封胶层。肋条结构围绕此至少一第一管芯，且肋条结构由一第一材料所形成。封胶层覆盖此至少一第一管芯，且封胶层由一第二材料所形成。第一材料的杨氏模数大于第二材料的杨氏模数。

根据本发明，提出一种半导体堆叠结构，包括多个半导体元件，半导体 元件彼此上下堆叠，且每个半导体元件包括至少一第一管芯、一肋条结构、一封胶层、一重布层以及多个锡球。肋条结构围绕此至少一第一管芯，且肋条结构由一第一材料所形成。封胶层覆盖此至少一第一管芯，且封胶层由一第二材料所形成。重布层电连接此至少一第一管芯。锡球电连接重布层。第一材料的杨氏模数大于第二材料的杨氏模数，且此些半导体元件通过肋条结构、重布层及锡球彼此电连接。

根据本发明，提出一种半导体元件的制造方法，包括以下步骤。形成一第一粘胶层于一载体上。形成一肋条结构与至少一第一管芯于第一粘胶层上，肋条结构围绕此至少一第一管芯。填充一封胶层于此至少一第一管芯上，且封胶层填满此至少一第一管芯与肋条结构之间的空隙。硬化封胶层。移除第一粘胶层与载体。形成一重布层与多个锡球电连接于此至少一第一管芯。肋条结构由一第一材料所形成，封胶层由一第二材料所形成，且第一材料的杨氏模数大于第二材料的杨氏模数。

为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图，作详细说明如下：

附图说明

图1A为本发明一实施例的半导体元件的剖面示意图；

图1B为本发明另一实施例的半导体元件的剖面示意图；

图1C为本发明一实施例的半导体元件的部分俯视图；

图2A为本发明另一实施例的半导体元件的剖面示意图；

图2B为本发明另一实施例的半导体元件的部分俯视图；

图3为本发明一实施例的肋条结构的剖面示意图；

图4为本发明实施例的半导体堆叠结构的示意图；

图5为本发明又一实施例的半导体元件的部分俯视图；

图6A至图6H为本发明的半导体元件的一制造实施例的示意图；

图7A-1至图7F为本发明的半导体元件的另一制造实施例的示意图；

图8A至图8H为本发明的半导体元件的一制造实施例的示意图；

图9A-1至图9H为本发明的半导体元件的另一制造实施例的示意图；

图10为本发明另一实施例的半导体元件的剖面示意图。

符号说明

100、100’、101、102、103、104：半导体元件

10、10’：介电层

11、11’：第一介电层

12、12’：第二介电层

21：第一管芯

22：第二管芯

23：第三管芯

30、31、31’：肋条结构

301：肋条结构的顶表面

30-1：第一肋条

30-2：第二肋条

311、402：贯孔

312：导电材料

40：封胶层

401：封胶层的顶表面

50：重布层

51：第一重布层

52：第二重布层

60：锡球

71：载体

73、73’：粘胶层

75：盖层

105：第一孔洞

105’：第二孔洞

105”、106、107：孔洞

A-A’：剖面线

B-B’：剖面线

C1、C2、C3、C4、C5、C6：线段

X、Y、Z：坐标轴

具体实施方式

以下是参照所附的附图详细叙述本发明的实施例。附图中相同的标号用以标示相同或类似的部分。需注意的是，附图已简化以利清楚说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制，因此并非作为限缩本发明保护范围之用。

图1A绘示本发明一实施例的半导体元件100的剖面示意图。如图1A所示，半导体元件100包括一介电层(dielectric layer)10、一第一管芯(die)21、一肋条结构(rib structure)30以及一封胶层(molding layer)40。第一管芯21设置于介电层10上，举例来说，介电层10可为一粘胶层(adhesive tape)，第一管芯21可直接粘贴于介电层10。肋条结构30围绕第一管芯21。封胶层40覆盖第一管芯21。

在本发明实施例中，肋条结构30由一第一材料所形成，而封胶层40由一第二材料所形成，第一材料的杨氏模数(Young’s modulus)大于第二材料的杨氏模数。在一实施例中，第一材料为硅(silicon)、金属、金属合金、或陶瓷材料，而第二材料为模封材料(molding material)，例如为环氧树脂成型胶(Epoxy molding compound)。

在材料力学中，弹性材料承受正向应力时会产生正向应变，在形变量没有超过对应材料的一定弹性限度时，正向应力与正向应变的比值即定义为这种材料的杨氏模量。也就是说，肋条结构30的刚性，大于封胶层40的刚性。因此，肋条结构30可做为半导体元件100的补强结构，防止在制造过程中，由于各层结构的热膨胀系数不同，造成管芯偏移、错位，或整体翘曲的问题。

如图1A所示，本发明实施例的半导体元件100可进一步包括一重布层(redistribution layer)50与多个锡球(solder ball)60。重布层50位于介电层10内，且电连接第一管芯21。锡球60电连接重布层50。在一实施例中，重布层50可直接接触并电连接于肋条结构30。

本实施例的半导体元件100为一面向下型(face down)结构，如图1A所示，介电层10(以及重布层50与锡球60)设置于第一管芯21之下。然而，本发明并未限定于此。

图1B绘示本发明另一实施例的半导体元件100’的剖面示意图。图1B所绘示的半导体元件100’为一面向上型(face up)结构，介电层10’(以及重布层50与锡球60)设置于封胶层40上。其他类似于图1A的半导体元件100之处，在此不多加赘述。

图1C绘示本发明一实施例的半导体元件100的部分俯视图。图1A的俯视图可例如为沿着图1C中的A-A’剖面线所绘示的剖视图。如图1C所示，肋条结构30可由多个第一肋条30-1与第二肋条30-2交叉所形成，这些第一肋条30-1的延伸方向不同于与第二肋条30-2的延伸方向。举例来说，多个第一肋条30-1可沿着平行X轴的方向排列，而多个第二肋条32可沿着平行Y轴的方向排列，也就是说，第一肋条30-1可垂直第二肋条30-2，因而形成类似网状的肋条结构30。

然而，本发明并未限定于此。在本发明其他实施例中，肋条结构30也可由多个第三肋条所形成(未绘示)，这些第三肋条呈同心圆排列，而第一管芯21可形成于两个第三肋条之间。

在图1A中，半导体元件100的肋条结构30仅围绕单一个第一管芯21，因此其俯视图可如图1C所示，也就是说，第一肋条30-1与第二肋条30-2所围成的单一网格内仅包括单一个第一管芯21，而每个第一管芯21都被肋条结构30(第一肋条30-1或第二肋条30-2)所分开。然而，本发明并未限定于此。

图2A绘示本发明另一实施例的半导体元件101的剖面示意图。图2B绘示本发明另一实施例的半导体元件101的部分俯视图。图2A的俯视图可例如沿着图2B中的B-B’剖面线所绘示的剖视图。在图2A所绘示的实施例中，肋条结构30围绕多个第一管芯21，因此其俯视图可如图2B所示，第一肋条30-1与第二肋条30-2所围成的单一网格内包括多个(在此例如为四个)第一管芯21。

在多芯片模块(multi-chip module,MCM)中，由于芯片体积较小，更容易产生管芯偏移、错位，或整体翘曲等问题，而通过本发明实施例的结构，即可有效解决。

类似地，图2A所绘示的半导体元件101为一面向下型结构，介电层10、重布层50与锡球60设置于第一管芯21之下。然而，半导体元件101也可设计为一面向上型结构，在此不多加赘述。

此外，虽然在图1A、图2A中绘示封胶层40的顶表面401与肋条结构30的顶表面301对齐(共平面)，但本发明并未限定于此。在某些实施例中，封胶层40的顶表面401也可低于或高于肋条结构30的顶表面301，端看设计需求而定。

在前述实施例中，肋条结构30可例如为单一材料的结构。但本发明并未限定于此。图3绘示本发明一实施例的肋条结构31的剖面示意图。在本实施例中，肋条结构31包括一贯孔311及一导电材料312，导电材料312可填满贯孔311。在一实施例中，导电材料可为金属、金属合金或氧化铟锡(Indium Tin Oxide,ITO)，例如铜、铜合金。

一般来说，肋条结构31为非导体，可通过贯孔311及导电材料312电连接肋条结构31上下两侧的元件。举例来说，贯孔311及导电材料312可电连接于重布层50，以形成堆叠的封装型态(如后方图4所示)。

相对地，当肋条结构30的单一材料为导体(例如金属)或半导体，可直接电连接肋条结构30上下两侧的元件。举例来说，肋条结构30可直接与重布层50电连接并形成通路，作为屏蔽。

图4绘示本发明实施例的半导体堆叠结构200的示意图。半导体堆叠结构200可包括多个半导体元件100，在本实施例中例如为两个半导体元件100彼此上下堆叠。如图4所示，半导体元件100包括肋条结构31与多个锡球60，可通过锡球60、重布层50及肋条结构31的导电材料312，将两个上下堆叠的半导体元件100导通，以电连接两个半导体元件100。在其他实施例中，可以肋条结构30取代肋条结构31，由于肋条结构30为单一材料的导体(或半导体)，可直接电连接两个半导体元件100，而不需要额外的贯孔311及导电材料312。

要注意的是，在半导体堆叠结构200中，半导体元件100的堆叠数量、方式，以及第一管芯21的数量等参数，并未限定于图4所绘示的结构。

图5绘示本发明又一实施例的半导体元件102的部分俯视图。在本实施例中，半导体元件102包括第一管芯21、第二管芯22以及第三管芯23，第一管芯21、第二管芯22与第三管芯23彼此相邻，且肋条结构31’分隔第一管芯21、第二管芯22与第三管芯23。

在此，第一管芯21、第二管芯22与第三管芯23可例如为三种具有不同功能的管芯。举例来说，第一管芯21可为射频(radio frequency,RF)芯片、第二管芯22可为数字(digital)芯片、第三管芯23可为一种被动元件(passive element)，例如天线等表面粘着元件(surface-mounted devices,SMD)。然而，本发明并未限定于此。第一管芯21、第二管芯22与第三管芯23的数量、功能与大小，都可视设计需求调整。

图5所绘示的肋条结构31’的形状不同于前述各实施例，而第一管芯21、第二管芯22与第三管芯23通过肋条结构31’彼此分隔。在此，肋条结构31’可包括贯孔311及导电材料312。

在某些实施例中，肋条结构31’可为金属，且不具有贯孔311及导电材料312。当肋条结构31’为金属(或半导体)，可用以作为第一管芯21与第二管芯22、第一管芯21与第三管芯23、或第二管芯22与第三管芯23之间的屏蔽(shielding)。举例来说，当第一管芯21、第二管芯22与第三管芯23为高频芯片时，须以金属材料的肋条结构31’作为屏蔽；当第一管芯21、第二管芯22与第三管芯23为低频芯片时，可以半导体材料的肋条结构31’作为屏蔽。

图6A至图6H绘示本发明的半导体元件的一制造实施例的示意图。要注意的是，为了更清楚各元件之间的关系，以下说明可能省略了某些元件与制造流程。

如图6A所示，首先，提供一载体71，并于载体71上形成一粘胶层(adhesive tape)73。接着，如图6B所示，形成肋条结构30与第一管芯21于粘胶层73上。在此，肋条结构30围绕第一管芯21，且第一管芯21以面向下(face down)的形式，形成于粘胶层73上。

如图6C所示，填充一封胶层40于第一管芯21上。在此，肋条结构30由一第一材料所形成，封胶层40由一第二材料所形成，且第一材料的杨氏模数大于第二材料的杨氏模数。

封胶层40填满第一管芯21与肋条结构30之间的空隙，且封胶层40的顶表面401与肋条结构30的顶表面301对齐(共平面)。然而，本发明并未限定于此，封胶层40的顶表面401也可高于或低于肋条结构30的顶表面301。接着，预硬化(pre-curing)封胶层40。

如图6D所示，通过另一粘胶层73’，将一盖层(cover layer)75形成于肋条结构30与封胶层40上。接着，对封胶层40进行二次硬化(post curing)。在二次硬化封胶层40后，如图6E所示，移除盖层75、载体71与粘胶层73、73’。

需注意的是，此处是通过盖层75加强防止半导体元件发生管芯错位与翘曲的问题，也就是说，在某些实施例中，图6D所绘示的步骤可以省略。

接着，如图6F所示，形成一第一介电层11，使肋条结构30与第一管芯 21位于第一介电层11上。在此，第一介电层11可通过曝光显影蚀刻或激光等制作工艺形成第一孔洞105及第二孔洞105’，第一孔洞105可曝露出第一管芯21的电极，以作为后续形成的重布层50(见图6G)与第一管芯21连接的通道。第二孔洞105’可曝露出肋条结构30，以作为后续形成的重布层50与肋条结构30连接的通道。

如图6G所示，形成一重布层50于第一介电层11相对于第一管芯21的另一侧上。在本实施例中，重布层50可通过第一孔洞105电连接第一管芯21，并通过第二孔洞105’电连接肋条结构30。接着，形成一第二介电层12，使重布层50位于第一介电层11与第二介电层12之间。类似地，第二介电层12可包括孔洞106，孔洞106可曝露出部分重布层50。

如图6H所示，形成多个锡球60于孔洞106中，锡球60电连接重布层50。最后，沿着线段C1切割图6H所示的结构，即可形成如图1A所绘示的半导体结构100。在某些实施例中，也可沿着线段C2切割图6H所示的结构，如此得到的半导体元件，将不具有肋条结构30。

图7A-1至图7F绘示本发明的半导体元件的另一制造实施例的示意图。类似地，为了更清楚各元件之间的关系，以下说明可能省略了某些元件与制造流程。

如图7A-1所示，首先，形成一第一介电层11，第一介电层11包含第一孔洞105及第二孔洞105’，第一孔洞105对应后续形成的第一管芯21(见图7B)的电极位置，第二孔洞105’对应后续形成的肋条结构30(见图7B)的位置。接着如图7A-2所示，通过一粘胶层73于第一介电层11上形成一重布层50。重布层50可填满第一孔洞105及第二孔洞105’。

如图7B所示，形成肋条结构30与第一管芯21于粘胶层73上。此时需施加适当的温度压力，使第一管芯21通过第一孔洞105与重布层50电连接，使肋条结构30通过第二孔洞105’与重布层50电连接，且肋条结构30围绕第一管芯21。此处，第一管芯21与肋条结构30并未电性导通。在本实施例中，第一管芯21以面向下(face down)的形式，形成于第一介电层11上。在本实施例中，肋条结构30与第一管芯21位于第一介电层11上相对于重布层50的另一侧。

如图7C所示，填充一封胶层40于第一管芯21上。在本实施例中，肋条结构30由一第一材料所形成，封胶层40由一第二材料所形成，且第一材 料的杨氏模数大于第二材料的杨氏模数。

封胶层40填满第一管芯21与肋条结构30之间的空隙，且封胶层40的顶表面401与肋条结构30的顶表面301对齐(共平面)。然而，本发明并未限定于此，封胶层40的顶表面401也可高于或低于肋条结构30的顶表面301。接着，预硬化封胶层40。

如图7D所示，通过一粘胶层73’，将一盖层75形成于肋条结构30与封胶层40上。需注意的是，此处通过盖层75加强防止半导体元件发生管芯错位与翘曲的问题，也就是说，在某些实施例中，图7D所绘示的步骤可以省略。接着，对封胶层40进行二次硬化。

在二次硬化封胶层40后，如图7E所示，移除盖层75与粘胶层73’，并形成一第二介电层12，使重布层50位于第一介电层11与第二介电层12之间。第二介电层12可包括孔洞106，孔洞106可曝露出部分重布层50。接着，形成多个锡球60于孔洞106中，锡球60可通过孔洞106电连接重布层50。

最后，如图7F所示，沿着线段C1切割图7F所示的结构，即可形成如图1A所绘示的半导体结构100。在某些实施例中，也可沿着线段C2切割图7F所示的结构，如此得到的半导体元件，将不具有肋条结构30。

虽然图6A至图7F的实施例以制造图1A、图1C的半导体元件100进行说明，然而，本发明并未限定于此。相对地，本发明实施例的其他的半导体元件(例如半导体元件101、102)也可以类似的制作工艺步骤制造，在此不多加赘述。

此外，图6A至图7F的实施例是用以制造面向下型结构的半导体元件100，但本发明并未限定于此。以下是描述制造面向上型结构的半导体元件(如图1B的半导体元件100’)的方法。

图8A至图8H绘示本发明的半导体元件的一制造实施例的示意图。要注意的是，为了更清楚各元件之间的关系，以下说明可能省略了某些元件与制造流程。

图8A～图8E的步骤类似于图6A～图6E，不同之处在于第一管芯21以面向上(face up)的形式，形成于于粘胶层73上，其余相同之处，在此不多加赘述。

类似地，在某些实施例中，图8D所绘示的步骤可以省略，也就是说， 可不形成粘胶层73’与盖层75于肋条结构30与封胶层40上。

如图8F所示，形成多个孔洞107于封胶层40，使孔洞107可曝露出第一管芯21的电极。

如图8G所示，形成一重布层50于封胶层40上。在本实施例中，重布层50可通过孔洞107电连接第一管芯21。接着，形成一介电层10’于重布层50上。在此，介电层10’可包括孔洞108，孔洞108可曝露出部分重布层50。

如图8H所示，形成多个锡球60于孔洞108中，锡球60电连接重布层50。最后，沿着线段C3切割图8H所示的结构，即可形成如图1B所绘示的半导体结构100’。在某些实施例中，也可沿着线段C4切割图8H所示的结构，如此得到的半导体元件，将不具有肋条结构30。

图9A-1至图9H绘示本发明的半导体元件的另一制造实施例的示意图。类似地，为了更清楚各元件之间的关系，以下说明可能省略了某些元件与制造流程。

如图9A-1所示，首先，形成一第一介电层11’，第一介电层11包含孔洞105”，孔洞105”对应后续形成的肋条结构30(见图9B)的位置。接着如图9A-2所示，通过一粘胶层73于第一介电层11’上形成一第一重布层51。第一重布层51可填满孔洞105”。

如图9B所示，形成肋条结构30与第一管芯21于粘胶层73上。肋条结构30围绕第一管芯21，且需施加适当的温度压力使肋条结构30通过孔洞105”与第一重布层51电连接。第一管芯21与肋条结构30并未电性导通，且第一管芯21以面向上(face up)的形式，形成于粘胶层73与第一介电层11’上。在本实施例中，肋条结构30与第一管芯21位于第一介电层11’上相对于第一重布层51的另一侧。

如图9C所示，填充一封胶层40于第一管芯21上。类似地，肋条结构30由一第一材料所形成，封胶层40由一第二材料所形成，且第一材料的杨氏模数大于第二材料的杨氏模数。

封胶层40填满第一管芯21与肋条结构30之间的空隙，且封胶层40的顶表面401与肋条结构30的顶表面301对齐(共平面)。然而，本发明并未限定于此，封胶层40的顶表面401也可高于或低于肋条结构30的顶表面301。接着，预硬化封胶层40。

如图9D所示，通过一粘胶层73’，将一盖层75形成于肋条结构30与封胶层40上。需注意的是，此处通过盖层75加强防止半导体元件发生管芯错位与翘曲的问题，也就是说，在某些实施例中，图9D所绘示的步骤可以省略。接着，对封胶层40进行二次硬化。

在二次硬化封胶层40后，如图9E所示，移除盖层75与粘胶层73’，并形成多个孔洞107于封胶层40，使孔洞107可曝露出第一管芯21的电极。

如图9F所示，形成一第二重布层52于封胶层40上。在本实施例中，第二重布层52可通过孔洞107电连接第一管芯21。接着，形成一介电层10”于第二重布层52上。要注意的是，虽然此处绘示第二重布层52直接接触肋条结构30封胶层40，但本发明并未限定于此。在某些实施例中，介电层10”也可位于第二重布层52与封胶层40之间，且通过在介电层10”上形成孔洞，使第二重布层52电连接至第一管芯21与肋条结构30。

如图9G所示，形成一第二介电层12’，使第一重布层51位于第一介电层11’与第二介电层12’之间。第二介电层12’可包括孔洞106，孔洞106可曝露出部分第一重布层51。接着，形成多个锡球60于孔洞106中，锡球60可通过孔洞106电连接第一重布层51，并通过肋条结构30与第二重布层52电连接第一管芯21。

最后，如图9H所示，沿着线段C5切割图9H所示的结构，即可形成本发明一实施例的半导体元件103。在某些实施例中，也可沿着线段C6切割图9H所示的结构，如此得到的半导体元件，将不具有肋条结构30。

要注意的是，虽然上述实施例的半导体元件103的锡球60通过孔洞106电连接第一重布层51，并通过肋条结构30与第二重布层52电连接第一管芯21，但本发明并未限定于此。

图10绘示本发明另一实施例的半导体元件104的剖面示意图。类似于半导体元件103，半导体元件104为另一种面向上型结构。在本实施例中，可于半导体元件104的封胶层40与第一介电层11’中形成贯孔402，并于贯孔402中填入导电材料，使封胶层40上下两侧的第二重布层52与第一重布层51电连接。也就是说，半导体元件104的锡球60电连接第一重布层51，并通过贯孔402内的导电材料与第二重布层52电连接第一管芯21，而不需要通过肋条结构30。

下表一记录不同制作工艺所制造的半导体元件，其管芯位移的结果。制 作工艺一完全不加入肋条结构与盖层，制作工艺二加入肋条结构，制作工艺三加入肋条结构与厚度0.2mm的盖层，制作工艺四加入肋条结构与厚度0.5mm的盖层，制作工艺五加入肋条结构与厚度0.775mm的盖层。由晶片中心，依序径向朝外量测四个管芯的位移量，并将结果纪录于表一中。

表一

由表一的结果可知，无论是经由何种制作工艺，距离晶片中心越远的管芯，其位移量越大。比较每个制作工艺中距离晶片中心最远的管芯(即管芯四)的位移量，可明显看出制作工艺二、制作工艺三、制作工艺四、制作工艺五相较于制作工艺一都有明显的下降。也就是说，在制作工艺中加入肋条结构与盖层，对于改善管芯偏移有明显的帮助。此外，由制作工艺三、制作工艺四、制作工艺五的结果可知，加入的盖层越厚，其改善管芯偏移的效果越显著。

承上述实施例与实验可知，本发明制造半导体元件的方法，可通过在制作工艺中加入肋条结构或盖层，有效降低不同热膨胀系数的材料，在制作工艺中收缩程度不同所引发的变形，进而改善扇出晶片等级封装制作工艺中管芯移位和翘曲变形的问题。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。