半导体器件的制作方法

本公开涉及半导体器件和/或用于制造其的方法。

背景技术：

为了半导体器件密度提升，多栅晶体管作为按比例缩小技术之一已经被提出。在多栅晶体管中，呈鳍或纳米线形状的多沟道有源图案(或硅主体)被形成在衬底上，并且栅形成在多沟道有源图案的表面上。

由于这样的多栅晶体管使用三维沟道，所以其允许相对容易的按比例缩小。此外，这样的多栅晶体管倾向于具有提升的电流控制能力而不增加多栅晶体管的栅长度。因此，短沟道效应(sce)能被有效抑制，短沟道效应是沟道区的电势被漏极电压影响的现象。

技术实现要素：

本公开的一些示例实施方式提供能通过注入或掺入元素半导体材料到层间绝缘层中来调节栅电极和/或栅间隔物的外形的半导体器件。

本公开的一些示例实施方式提供用于制造半导体器件的方法，所述半导体器件能通过将元素半导体材料注入或掺入到层间绝缘层中来调节栅电极和/或栅间隔物的外形。

本公开的示例实施方式不限于此处提到的示例实施方式，并且基于以下提供的描述，此处未提及的示例实施方式对于本领域技术人员来说能被清楚理解。

根据本发明构思的示例实施方式，一种半导体器件包括：在衬底上的栅间隔物，栅间隔物限定沟槽；填充沟槽的栅电极；以及在衬底上的层间绝缘层，其围绕栅间隔物，层间绝缘层包括具有锗的第一部分。

在本发明构思的一些示例实施方式中，随逐渐增大的距衬底的距离，沟槽的宽度可以基本不变。

在本发明构思的一些示例实施方式中，沟槽的宽度可以随逐渐增大的距衬底的距离而减小。

在本发明构思的一些示例实施方式中，栅电极可以包括彼此对立的第一侧壁和第二侧壁，并且栅电极的第一侧壁和栅电极的第二侧壁可以具有对于栅电极的底表面为锐角的斜度。

在本发明构思的一些示例实施方式中，栅电极可以包括彼此对立的第一侧壁和第二侧壁，栅电极的第一侧壁可以具有对于栅电极的底表面为直角的斜度，并且栅电极的第二侧壁可以具有对于栅电极的底表面为锐角的斜度。

在本发明构思的一些示例实施方式中，层间绝缘层可以包括第二部分，其不包括锗。

在本发明构思的一些示例实施方式中，层间绝缘层可以包括下部和上部，层间绝缘层的上部可以包括层间绝缘层的第一部分，层间绝缘层的下部可以包括层间绝缘层的第二部分，第二部分不包括锗。

在本发明构思的一些示例实施方式中，层间绝缘层的第一部分中的锗的浓度可以随逐渐增大的距衬底的距离而增加。

在本发明构思的一些示例实施方式中，层间绝缘层的上表面和栅电极的上表面可以位于相同平面。

在本发明构思的一些示例实施方式中，半导体器件可以进一步包括从衬底突出的鳍型图案。栅电极可以在鳍型图案上且与鳍型图案交叉。

在本发明构思的一些示例实施方式中，半导体器件可以进一步包括：衬底上的源/漏区，源/漏区与栅电极相邻；以及沿栅间隔物各自的侧壁和源/漏区的上表面延伸的蚀刻停止层。

在本发明构思的一些示例实施方式中，层间绝缘层可以是单层。

根据本发明构思的一示例实施方式，一种半导体器件包括：包括第一区域和第二区域的衬底；在第一区域上的第一栅间隔物，第一栅间隔物限定第一沟槽；在第二区域上的第二栅间隔物，第二栅间隔物限定第二沟槽；填充第一沟槽的第一栅电极；填充第二沟槽的第二栅电极；在衬底上的第一层间绝缘层，其围绕第一栅间隔物；以及在衬底上的第二层间绝缘层，其围绕第二栅间隔物。第一层间绝缘层和第二层间绝缘层中的至少一个可以包括锗。

在本发明构思的一些示例实施方式中，第一层间绝缘层可以包括锗，以及第二层间绝缘层可以不包括锗。

在本发明构思的一些示例实施方式中，随逐渐增大的距衬底的距离，第一沟槽的宽度可以基本不变，并且第二沟槽的宽度可以增加。

在本发明构思的一些示例实施方式中，随逐渐增大的距衬底的距离，第一沟槽的宽度可以减小，并且第二沟槽的宽度可以增加。

在本发明构思的一些示例实施方式中，第一层间绝缘层和第二层间绝缘层每个可以包括下部和上部，第一层间绝缘层的上部和第二层间绝缘层的上部每个可以包括锗，并且第一层间绝缘层的下部和第二层间绝缘层的下部每个不包括锗。

在本发明构思的一些示例实施方式中，第一层间绝缘层的上部的厚度可以小于第二层间绝缘层的上部的厚度。

在本发明构思的一些示例实施方式中，随逐渐增大的距衬底的距离，第一沟槽的宽度可以基本不变，并且第二沟槽的宽度可以减小。

在本发明构思的一些示例实施方式中，第一层间绝缘层的上部中包括的锗的量可以小于第二层间绝缘层的上部中包括的锗的量。

在本发明构思的一些示例实施方式中，随逐渐增大的距衬底的距离，第一沟槽的宽度可以基本不变，并且第二沟槽的宽度可以减小。

在本发明构思的一些示例实施方式中，半导体器件可以进一步包括两者都从衬底突出的第一鳍型图案和第二鳍型图案。第一栅电极可以与第一鳍型图案交叉，并且第二栅电极可以与第二鳍型图案交叉。

根据本发明构思的一示例实施方式，一种半导体器件包括：包括第一区域和第二区域的衬底；在第一区域上的第一栅间隔物，第一栅间隔物限定第一沟槽，第一沟槽的侧壁具有相对于第一沟槽的底表面的第一符号的斜度；在第二区域上的第二栅间隔物，第二栅间隔物限定第二沟槽，第二沟槽的侧壁具有相对于第二沟槽的底表面的第二符号的斜度，第二符号与第一符号相反；填充第一沟槽的第一栅电极；填充第二沟槽的第二栅电极；以及在衬底上的层间绝缘层，其围绕第一栅间隔物和第二栅间隔物，层间绝缘层包括具有元素半导体材料的第一部分。

在本发明构思的一些示例实施方式中，元素半导体材料可以包括锗(ge)和硅(si)中的至少一种。

在本发明构思的一些示例实施方式中，层间绝缘层可以包括其不包括元素半导体材料的第二部分。

在本发明构思的一些示例实施方式中，第一区域中层间绝缘层的第一部分的厚度可以不同于第二区域中层间绝缘层的第一部分的厚度。

在本发明构思的一些示例实施方式中，第一区域中层间绝缘层的第一部分中包括的元素半导体材料的量可以不同于第二区域中层间绝缘层的第一部分中包括的元素半导体材料的量。

在本发明构思的一些示例实施方式中，半导体器件可以进一步包括：在第一区域上的第三栅电极，第三栅电极邻近于第一栅电极；以及在第二区域上的第四栅电极，第四栅电极邻近于第二栅电极。第一栅电极的底表面和第三栅电极的底表面之间的间距可以不同于第二栅电极的底表面和第四栅电极的底表面之间的间距。

在本发明构思的一些示例实施方式中，第一区域中层间绝缘层的第一部分的厚度可以与第二区域中层间绝缘层的第一部分的厚度基本相同。

根据本发明构思的一示例实施方式，一种制造半导体器件的方法包括：在衬底上形成虚设栅电极；形成覆盖虚设栅电极的初始层间绝缘层；将元素半导体材料注入到初始层间绝缘层中；对注入有元素半导体材料的初始层间绝缘层执行热处理；以及平坦化热处理过的初始层间绝缘层以形成层间绝缘层，使得虚设栅电极的上表面被层间绝缘层暴露。

在本发明构思的一些示例实施方式中，元素半导体材料可以包括锗(ge)和硅(si)中的至少一种。

在本发明构思的一些示例实施方式中，所述执行热处理可以被执行超过一次。

在本发明构思的一些示例实施方式中，所述方法可以进一步包括：去除虚设栅电极以形成沟槽；以及形成栅电极以填充沟槽。

根据本发明构思的一示例实施方式，一种半导体器件包括：在衬底上的第一栅电极；在衬底上的第二栅电极，第二栅电极邻近于第一栅电极且与第一栅电极间隔开；在第一栅电极的各侧的一对第一栅间隔物；在第二栅电极的各侧的一对第二栅间隔物；在衬底上的第一层间绝缘层，第一层间绝缘层在所述一对第一栅间隔物中的一个和所述一对第二栅间隔物中与所述一对第一栅间隔物中的所述一个对立的一个之间，第一层间绝缘层的第一部分包括被氧化的元素半导体材料。

在本发明构思的一些示例实施方式中，第一层间绝缘层的第一部分可以是第一层间绝缘层的上部或第一层间绝缘层的下部。

在本发明构思的一些示例实施方式中，第一层间绝缘层的第一部分可以是第一层间绝缘层的全部。

在本发明构思的一些示例实施方式中，被氧化的元素半导体材料可以包括锗(ge)和(si)中的至少一种。

在本发明构思的一些示例实施方式中，半导体器件可以进一步包括：在衬底上的第三栅电极；在衬底上的第四栅电极，第四栅电极邻近于第三栅电极且与第三栅电极间隔开；在第三栅电极的各侧的一对第三栅间隔物；在第四栅电极的各侧的一对第四栅间隔物；在衬底上的第二层间绝缘层，第二层间绝缘层在所述一对第三栅间隔物中的一个和所述一对第四栅间隔物中与所述一对第三栅间隔物中的所述一个对立的一个之间。

在本发明构思的一些示例实施方式中，第二层间绝缘层的第一部分可以包括被氧化的元素半导体材料。

在本发明构思的一些示例实施方式中，第一层间绝缘层的第一部分中包括的被氧化的元素半导体材料的量可以不同于第二层间绝缘层的第一部分中包括的被氧化的元素半导体材料的量。

在本发明构思的一些示例实施方式中，第一层间绝缘层的第一部分的厚度可以不同于第二层间绝缘层的第一部分的厚度。

在本发明构思的一些示例实施方式中，第二层间绝缘层可以不包括被氧化的元素半导体材料。

在本发明构思的一些示例实施方式中，第二栅电极和第三栅电极可以是第一栅电极和第四栅电极之间设置的同一电极。

在本发明构思的一些示例实施方式中，第一、第二、第三和第四栅间隔物的斜度或第一、第二、第三和第四栅电极的侧壁的斜度可以包括正号斜度和负号斜度。

附图说明

通过参考附图详细描述本公开的示例实施方式，本公开的以上及其它特征和优点对本领域普通技术人员将变得更加明显，其中：

图1是示出根据一实施方式的半导体器件的俯视图；

图2是沿图1的线ii-ii'截取的剖视图；

图3a是示出图2的第一栅电极被从其略去的第一栅间隔物的视图；

图3b单独示出图2的第一栅电极；

图4概要地示出元素半导体材料沿图3a的扫描线的浓度；

图5a到5d是沿图1的线v-v'截取的剖视图；

图6a和6b是剖视图，所述剖视图示出根据元素半导体材料的掺杂的层间绝缘层和栅间隔物之间的应力关系；

图7是示出根据一示例实施方式的半导体器件的视图；

图8是示出根据一示例实施方式的半导体器件的视图；

图9是示出根据一示例实施方式的半导体器件的视图；

图10是示出根据一示例实施方式的半导体器件的视图；

图11是示出根据一示例实施方式的半导体器件的视图；

图12是示出根据一示例实施方式的半导体器件的视图；

图13是示出根据一示例实施方式的半导体器件的俯视图；

图14是沿图13的线xiv-xiv'截取的剖视图；

图15是示出根据一示例实施方式的半导体器件的视图；

图16是示出根据一些示例实施方式的半导体器件的俯视图；

图17a和17b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图；

图18a和18b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图；

图19a和19b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图；

图20a和20b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图；

图21是概要地示出第一层间绝缘层和第二层间绝缘层中元素半导体材料的浓度分布的视图；

图22a和22b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的示出半导体器件的剖视图；

图23是示出根据一示例实施方式的半导体器件的视图；

图24a是根据一示例实施方式的，由场绝缘层围绕的鳍型图案的俯视图，图24b是在图24a的线xxiv-xxiv'上截取的剖视图；

图25到31是示出根据一示例实施方式的制造半导体器件的方法的视图；以及

图32是包含根据一示例实施方式的半导体器件的soc系统的框图。

具体实施方式

通过参考以下对示例实施方式的详细描述及附图，根据本发明构思的半导体器件及制造其的方法的优点和特征可以被更容易地理解。然而，本发明构思可以以许多不同的形式实施且不应被解释为限于此处阐释的示例实施方式。更确切地，这些示例实施方式被提供，使得此公开将彻底和完整，且将把发明构思充分地传达给本领域技术人员，并且本发明构思将仅由所附权利要求限定。在附图中，为了清晰，层和区域的厚度被夸大。

将理解，当一元件或层被称为“连接到”或“联接到”另外的元件或层时，它能直接连接或联接到另外的元件或层，或者可以存在居间元件或层。相反，当一元件被称为“直接连接到”或“直接联接到”另外的元件或层时，没有居间元件或层存在。相同的附图符号始终指代相同的元件。当在此处使用时，术语“和/或”包括相关所列项目中的一个或更多个的任意和所有组合。

还将理解，当一层被称为“在”另外的层或衬底“上”时，它能直接在所述另外的层或衬底上，或者居间层也可以存在。相反，当一元件被称为“直接在”另外的元件“上”时，没有居间元件存在。

将理解，虽然术语第一、第二等可以在此被用来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用来将一个元件与另一元件区分开。因此，例如，以下讨论的第一元件、第一部件或第一部分能被称为第二元件、第二部件或第二部分，而不背离本发明构思的教导。

此处使用的术语仅为了描述具体示例实施方式，且不打算成为对示例实施方式的限制。术语“一”和“该”及类似指称在描述本发明构思的上下文中(特别在所附权利要求的上下文中)的使用将被解释为涵盖单数和复数两者，除非此处另行指示或明确地与上下文矛盾。术语“包含”、“具有”、“包括”和“含有”将被解释为开放式术语(即意味着“包括，但不限于”)，除非另行指示。

为了描述的容易，空间关系术语，诸如“在……之下”、“在……下面”、“下部”、“在……之上”、“上部”等，可以在此被用来描述如图中示出的一个元件或特征的与另外的元件(们)或特征(们)的关系。将理解，除图中描绘的取向之外，空间关系术语还旨在涵盖装置在使用或操作中的不同取向。例如，如果图中的装置被翻转，则被描述为“在”另外的元件或特征“下面”或“之下”的元件将取向“在”所述另外的元件或特征“之上”。因此，示例术语“在……下面”能涵盖上下两取向。装置可以另外取向(旋转90度或处于另外的取向)，且此处使用的空间关系描述语可以被相应地解释。

在这里参考截面图示描述示例实施方式，所述截面图示是理想化示例实施方式(和中间结构)的概要图示。因此，作为例如制造技术和/或公差的结果的相对于图示的形状的变化将被预料到。因此，示例实施方式不应被解释为限于这里所示的区域的特别形状，而将包括例如由制造引起的形状上的偏离。例如，被示为矩形的注入区域通常在它的边缘将具有圆化或弯曲的特征和/或注入浓度的梯度，而不是由注入区到非注入区的二元变化。因此，图中示出的区域本质上是示意性的，且它们的形状不旨在示出装置的区域的实际形状且不旨在限制示例实施方式的范围。

还应注意，在一些替换实施方式中，所指出的操作/动作可以不按照图中指出的顺序发生。例如，根据所涉及的机能/动作，接连示出的两个图事实上可以基本同时被执行或有时可以以相反顺序被执行。

除非另有定义，此处使用的所有技术术语和科学术语具有与这些发明构思所属领域的普通技术人员通常理解的相同的含义。注意到，此处提供的任意和所有示例或示例术语的使用仅打算更好地解释本发明构思且不是对本发明构思的范围的限制，除非另外规定。此外，除非另行定义，通用词典中定义的所有术语可以不被过度解释。

在下文中，根据一些示例实施方式的半导体器件将参考图1到6b被解释。

图1是示出根据一示例实施方式的半导体器件的俯视图。图2是沿图1的线ii-ii'截取的剖视图。图3a是示出第一栅间隔物的视图，图2的第一栅电极自其省略。图3b单独示出图2的第一栅电极。图4概要地示出沿图3a的扫描线的元素半导体材料的浓度。图5a到5d是沿图1的线v-v'截取的剖视图。图6a和6b是剖视图，所述剖视图示出根据元素半导体材料的掺杂的层间绝缘层和栅间隔物之间的应力关系。

尽管关于根据本示例实施方式的半导体器件的图示出包含呈鳍型图案形状的沟道区的鳍型晶体管(finfet)，但是示例实施方式不限于此。在一些示例实施方式中，半导体器件可以包括隧穿晶体管(fet)、包含纳米线的晶体管、包含纳米片的晶体管或者三维(3d)晶体管。此外，根据一些示例实施方式的半导体器件可以包括例如双极结晶体管或横向扩散金属氧化物半导体(ldmos)晶体管。

此外，虽然根据本示例实施方式的半导体器件示出了使用鳍型图案的多沟道晶体管，但是半导体器件也可以是平面晶体管。

参考图1到5d，根据示例实施方式的半导体器件包括：第一鳍型图案110；第一栅电极120；第二栅电极220；第一栅间隔物131、132；第二栅间隔物231、232；以及第一层间绝缘层180。

衬底100可以是体硅或绝缘体上硅(soi)。或者，衬底100可以是硅衬底，或可以包括诸如例如硅锗、绝缘体上硅锗(sgoi)、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物或镓锑化物的其它物质，但是不限于此。

第一鳍型图案110可以从衬底100突出。第一鳍型图案110可以纵向地在第一方向x1延伸。

第一鳍型图案110指的是用于多栅晶体管的有源图案。因此，第一鳍型图案110可以被形成为沟道沿鳍的三个表面彼此连接，或者替换地，沟道可以形成在鳍的两个对立表面上。

第一鳍型图案110可以是衬底100的一部分。根据一些示例实施方式，第一鳍型图案110可以包括生长在衬底100上的外延层。

第一鳍型图案110可以包括元素半导体材料，例如硅或锗。根据一些示例实施方式，第一鳍型图案110可以包括化合物半导体，例如iv-iv族化合物半导体或iii-v族化合物半导体。

例如，第一鳍型图案110可以包括二元化合物或三元化合物iv-iv族化合物半导体，其包括例如碳(c)、硅(si)、锗(ge)和锡(sn)中的至少两种或更多种，或者第一鳍型图案110可以包括以iv族元素掺杂的以上提到的二元或三元化合物。

例如，第一鳍型图案110可以包括二元化合物、三元化合物或四元化合物iii-v族化合物半导体，其通过iii族元素(例如铝(al)、镓(ga)和铟(in)中的至少一种)与v族元素(例如磷(p)、砷(as)和锑(sb)中的至少一种)的结合形成。

在根据本示例实施方式的半导体器件中，假设第一鳍型图案110包括硅。

第一场绝缘层105可以形成在衬底100上。第一场绝缘层105可以部分覆盖第一鳍型图案110的侧表面。因此，第一鳍型图案110的上表面可以向上突出成高于布置在第一鳍型图案110的长边上的第一场绝缘层105的上表面。第一鳍型图案110可以由衬底100上的第一场绝缘层105限定。

参考图5a和5b，第一鳍型图案110的被第一场绝缘层105覆盖的侧壁可以相对于衬底100的上表面基本上垂直。随着距衬底100的上表面的距离增加，被第一场绝缘层105覆盖的第一鳍型图案110的宽度可以是恒定的。

此外，参考图5c和5d，第一鳍型图案110的被第一场绝缘层105覆盖的侧壁可以具有相对于衬底100的上表面成锐角的斜度。随着逐渐增大的距衬底100的上表面的距离，被第一场绝缘层105覆盖的第一鳍型图案110的宽度可以减小。

当随着逐渐增大的距衬底100的上表面的距离，被第一场绝缘层105覆盖的第一鳍型图案110的宽度减小时，至第一鳍型图案110的下部的泄漏电流可以减小。

第一场绝缘层105可以包括例如氧化物层、氮化物层、氮氧化物层或它们的组合中的一种。

第一栅电极120可以在第二方向y1延伸。第一栅电极120可以被形成为交叉第一鳍型图案110。

第一栅电极120可以被形成在第一鳍型图案110和第一场绝缘层105上。第一栅电极120可以围绕高于第一场绝缘层105的上表面向上突出的第一鳍型图案110。

第一栅电极120可以包括第一侧壁120a和与第一侧壁120a对立的第二侧壁120c。第一栅电极120可以包括将第一栅电极的第一侧壁120a与第一栅电极的第二侧壁120c连接且沿第一鳍型图案110的上表面延伸的底表面120b。

第二栅电极220可以在第二方向y1延伸。第二栅电极220可以被形成在第一鳍型图案110上从而交叉第一鳍型图案110。

第二栅电极220可以邻近于第一栅电极120形成。没有其它交叉第一鳍型图案110的栅电极可以形成在第二栅电极220和第一栅电极120之间。

第二栅电极220可以包括第一侧壁220a和与第一侧壁220a对立的第二侧壁220c。第二栅电极220可以包括将第二栅电极的第一侧壁220a与第二栅电极的第二侧壁220c连接且沿第一鳍型图案110的上表面延伸的底表面220b。

第一栅电极120可以包括金属层mg1、mg2。例如，第一栅电极120可以包括两个或更多金属层的叠堆。第一金属层mg1可以调节功函数，第二金属层mg2可以填充由第一金属层mg1限定的空间。

例如，第一金属层mg1可以包括例如tin、wn、ru、tial、tialn、tialc-n、tan、tialc、tic、tac、tacn、tasin和它们的组合中的至少一种，或包括其氧化物，但是不限于此。此外，第二金属层mg2可以包括例如w、al、cu、co、ti、ta、ni、pt、ni-pt、多晶si、sige和金属合金中的至少一种，但是不限于此。

第二栅电极220可以包括金属层mg3、mg4。例如，第二栅电极220可以包括两个或更多个金属层的叠堆。第三金属层mg3可以调节功函数，第四金属层mg4可以填充由第三金属层mg3限定的空间。对第二栅电极220的描述可以与对第一栅电极120的描述相同或类似。

第一栅电极120和第二栅电极220每个可以通过替换工艺(也被称为后栅极工艺)形成，但是不限于此。

第一栅间隔物131、132可以被布置在衬底100上。第一栅间隔物131、132可以被布置在第一栅电极120的侧壁上。

第一栅间隔物131、132可以包括布置在第一栅电极的第一侧壁120a上的第一一侧间隔物131、以及布置在第一栅电极的第二侧壁120c上的第一另一侧间隔物132。

第一一侧间隔物131和第一另一侧间隔物132可以限定第一沟槽121。第一沟槽的第一侧壁121a可以由第一一侧间隔物131限定，第一沟槽的第二侧壁121c可以由第一另一侧间隔物132限定。第一沟槽的底表面121b可以通过将第一沟槽的第一侧壁121a与第一沟槽的第二侧壁121c连接来限定。

第二栅间隔物231、232可以被布置在衬底100上。第二栅间隔物231、232可以被布置在第二栅电极220的侧壁上。

第二栅间隔物231、232可以包括布置在第二栅电极的第一侧壁220a上的第二一侧间隔物231、以及布置在第二栅电极的第二侧壁220c上的第二另一侧间隔物232。

第二一侧间隔物231和第二另一侧间隔物232可以限定第二沟槽221。

第一栅电极120可以通过填充由第一栅间隔物131、132限定的第一沟槽121形成。第二栅电极220可以通过填充由第二栅间隔物231、232限定的第二沟槽221形成。

第一栅间隔物131、132和第二栅间隔物231、232可以均包括例如硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)和它们的组合中的至少一种。

第一栅绝缘层125可以被形成在第一鳍型图案110和第一栅电极120之间。第一栅绝缘层125可以沿高于第一场绝缘层105向上突出的第一鳍型图案110的轮廓形成。

第一栅绝缘层125可以被布置在第一栅电极120和第一场绝缘层105之间。第一栅绝缘层125可以沿第一沟槽121的侧壁和底表面形成。第一栅绝缘层125可以被形成在第一栅间隔物131、132和第一栅电极120之间。

如图5b和5d所示，界面层126可以被进一步形成在第一栅绝缘层125和第一鳍型图案110之间。

如图5b和5d所示，界面层126可以沿比第一场绝缘层105的上表面更远地突出的第一鳍型图案110的轮廓形成。然而，示例实施方式不限于此。

尽管未示出，但是根据一些示例实施方式，界面层126可以被形成为沿第一场绝缘层105的上表面延伸。

在下文中，为了解释的方便，示例实施方式通过参考其中未示出界面层126的图解释。

第二栅绝缘层225可以被形成在第一鳍型图案110和第二栅电极220之间。第二栅绝缘层225可以沿第二沟槽221的侧壁和底表面形成。第二栅绝缘层225可以被形成在第二栅间隔物231、232和第二栅电极220之间。对第二栅绝缘层225的描述可以与对第一栅绝缘层125的描述相同或类似。

第一栅绝缘层125和第二栅绝缘层225可以包括相比硅氧化物层具有更高介电常数的高k电介质材料。例如，第一栅绝缘层125和第二栅绝缘层225可以包括铪氧化物、铪硅氧化物、铪铝氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和铌锌酸铅中的一种或更多种。

根据一些示例实施方式，第一栅绝缘层125和第二栅绝缘层225可以包括以上描述的金属材料的氮化物(例如铪氮化物)和氮氧化物(例如铪氮氧化物)中的一种或更多种。然而，示例实施方式不限于此。

第一源/漏区140可以邻近于第一栅电极120和第二栅电极220形成。

第一源/漏区140可以是形成在第一鳍型图案110内的杂质区，但是示例实施方式不限于此。根据一些示例实施方式，第一源/漏区140可以包括形成在第一鳍型图案110上或形成在第一鳍型图案110内的外延层。

第一源/漏区140可以是抬高的源/漏区，其包括高于第一鳍型图案110的上表面向上突出的上表面。

第一层间绝缘层180可以形成在衬底100上。第一层间绝缘层180可以覆盖第一鳍型图案110、第一源/漏区140和第一场绝缘层105。

第一层间绝缘层180可以围绕第一栅电极120和第二栅电极220的侧壁。例如，第一层间绝缘层180可以围绕第一栅间隔物131、132的外侧壁和第二栅间隔物231、232的外侧壁。

如图2所示，第一层间绝缘层180的上表面可以位于与第一栅电极120的上表面和第二栅电极220的上表面相同的平面内，但是示例实施方式不限于此。

例如，为了构造自对准接触(sac)结构，封盖图案可以分别形成在第一栅电极120和第二栅电极220的上表面上，在这种情况下，第一栅电极120的上表面和第二栅电极220的上表面可以低于第一层间绝缘层180的上表面。

例如，第一层间绝缘层180可以包括可流动氧化物(fox)、东燃硅氮烷(tosz)、无掺杂二氧化硅玻璃(usg)、硼硅玻璃(bsg)、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、等离子体增强正硅酸乙酯(peteos)、氟硅酸盐玻璃(fsg)、碳掺杂硅氧化物(cdo)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(osg)、聚对二甲苯、双苯并环丁烯(bcb)、silk、聚酰亚胺、多孔聚合物材料或它们的组合，但是不限于此。

第一层间绝缘层180的至少一部分可以包括元素半导体材料。例如，如图2所示，第一层间绝缘层180的一部分可以包括元素半导体材料，第一层间绝缘层180的其余部分可以不包括元素半导体材料。第一层间绝缘层180中包括的元素半导体材料可以包括硅(si)和锗(ge)中的至少一种。

根据如图2所示的示例实施方式，第一层间绝缘层180可以包括包含元素半导体材料的上部180b、以及不包括元素半导体材料的下部180a。

例如，第一层间绝缘层180的上部180b可以以元素半导体材料注入或掺杂，并且第一层间绝缘层180的下部180a可以不以元素半导体材料注入或掺杂。尽管以上未描述，但是考虑到制造方式，第一栅间隔物131、132和第二栅间隔物231、232可以包括与第一层间绝缘层180中包括的元素半导体材料相同的材料。

参考图4的元素半导体材料的浓度分布，第一层间绝缘层180可以包括其中元素半导体材料的浓度随逐渐增大的距衬底100的距离而增大的部分。例如，第一层间绝缘层的上部180b可以与这样的部分相当。

根据一些示例实施方式，第一层间绝缘层180中包括的元素半导体材料的浓度分布可以包括随逐渐增大的距第一层间绝缘层180的上表面的距离而减小的区域。

如图4所示，第一层间绝缘层180中包括的元素半导体材料的浓度可以随逐渐增大的距第一层间绝缘层180的上表面的距离而减小。然而，这仅是为了解释的方便而被提供，示例实施方式不限于此。

也就是，具有第一层间绝缘层180中包括的元素半导体材料的最高浓度的部分可以不是第一层间绝缘层180的上表面，而是与到第一层间绝缘层180的上表面相比到衬底100更近的位置。

此外，尽管图4示出元素半导体材料的浓度在第一层间绝缘层的上部180b和第一层间绝缘层的下部180a之间突然下降，但这仅是为了解释的方便而被提供，示例实施方式不限于此。

第一层间绝缘层的下部180a和第一层间绝缘层的上部180b之间的边界可以是元素半导体材料的浓度下降到测量设备的检测极限之下的部分。因此，本领域普通技术人员将能识别第一层间绝缘层的上部180b和第一层间绝缘层的下部180a之间的边界。

根据一些示例实施方式，第一层间绝缘层180可以是单层。所述单层可以包括或可以不包括元素半导体材料。

如图2和3a所示，第一一侧间隔物131限定的第一沟槽的第一侧壁121a可以具有对于第一沟槽的底表面121b为第一角度a1的斜度。第一另一侧间隔物132限定的第一沟槽的第二侧壁121c可以具有对于第一沟槽的底表面121b成第二角度a2的斜度。

例如，相对于第一鳍型图案110的上表面，第一角度a1和第二角度a2可以是成直角的。随逐渐增大的距衬底100的上表面的距离，也就是随逐渐增大的距第一沟槽的底表面121b的距离，第一沟槽121的宽度可以基本恒定。

如图2和3b所示，第一栅电极的第一侧壁120a可以具有对于第一栅电极的底表面120b成第三角度b1的斜度。第一栅电极的第二侧壁120c可以具有对于第一栅电极120的底表面120b成第四角度b2的斜度。

第一栅电极的与第一一侧间隔物131的侧壁相对的第一侧壁120a和第一栅电极的与第一另一侧间隔物132的侧壁相对的第二侧壁120c可以相对于第一栅电极120的底表面120b形成第三角度b1和第四角度b2。如同图3a所示的第一角度a1和第二角度a2，第三角度b1和第四角度b2可以是直角。

随逐渐增大的距衬底100的上表面的距离，第一栅电极120的宽度可以恒定。换言之，沿从第一栅电极的底表面120b到第一栅电极120的上表面的距离，第一栅电极120的宽度可以基本恒定。

尽管未示出，但是第一栅电极的第一侧壁120a和第一栅电极的底表面120b会合的地点、以及第一栅电极的第二侧壁120c和第一栅电极的底表面120b会合的地点可以具有圆的形状。

第二栅电极220和第二沟槽221将不被赘述，因为这些可以与以上描述的第一栅电极120和第一沟槽121相同或非常相似。

参考图6a和6b，将描述通过将元素半导体材料注入或掺入到第一层间绝缘层180中来改变第一栅间隔物131、132的斜度。

例如，这里假设第一层间绝缘层180不包括元素半导体材料并且具有拉伸应力特性。

表述“拉伸应力特性”如此处使用那样指的是层间绝缘层具有将栅电极或栅间隔物向层间绝缘层拉的拉力。也就是，如图6a所示，拉伸应力特性可以是层间绝缘层的向第一力(f1)方向拉栅间隔物的应力特性。

参考将在以下描述的图29和30，当虚设栅电极120p、220p被去除时，第一层间绝缘层180可以以第一力(f1)拉第一栅间隔物131、132。也就是，随逐渐增大的距衬底100的距离，第一栅间隔物131、132之间的宽度可以增加。

然而，通过将元素半导体材料注入或掺入到第一层间绝缘层180中，在虚设栅电极被去除时，可以防止第一栅间隔物131、132之间的宽度随逐渐增大的距衬底100的距离而增加。

在将元素半导体材料注入或掺入到第一层间绝缘层180中之后，第一层间绝缘层180可以经受热处理。在第一层间绝缘层180的热处理过程中，元素半导体材料可以被氧化，于是被氧化的元素半导体材料可以被形成。

被氧化的元素半导体材料相比于元素半导体材料在体积上可以增大。也就是，由于被氧化的元素半导体材料的体积膨胀，第一层间绝缘层180的包括元素半导体材料的部分可以推第一栅间隔物131、132。也就是，如图6b所示，被氧化的元素半导体材料以第二力(f2)推第一栅间隔物131、132。

第一层间绝缘层的不包括元素半导体材料的下部180a以第一力(f1)拉第一栅间隔物131、132。第一层间绝缘层的包括元素半导体材料的上部180b以第三力(f2-f1)推第一栅间隔物131、132。

因此，通过调节第一层间绝缘层的不包括元素半导体材料的下部180a可以用以拉第一栅间隔物131、132的力、以及第一层间绝缘层的包括元素半导体材料的上部180b可以用以推第一栅间隔物131、132的力，第一栅间隔物131、132的斜度(或第一沟槽121的侧壁的斜度)可以被调节。

换言之，由于具有拉伸应力特性的第一层间绝缘层的一部分以元素半导体材料注入或掺入，所以第一层间绝缘层的上部180b的应力特性可以被控制为具有压应力特性，其不同于第一层间绝缘层180的下部180a的应力特性。

通过调节第一层间绝缘层180的上部180b的应力特性和第一层间绝缘层的下部180a的应力特性，包括元素半导体材料的第一层间绝缘层180的应力特性可以被调节为显示出中性应力特性、压应力特性和拉伸应力特性中的任何一种。

图7是示出根据一示例实施方式的半导体器件的视图。为了解释的方便，以上参考图1到6b未被解释的不同之处将主要在以下被说明。

参考图7，在根据本示例实施方式的半导体器件中，第一沟槽121的宽度和第二沟槽221的宽度可随逐渐增大的距衬底100的上表面的距离减小。

第一一侧间隔物131限定的第一沟槽121的侧壁以及第一另一侧间隔物132限定的第一沟槽121的侧壁可以分别具有对于第一沟槽121的底表面为锐角的斜度。

对第二沟槽221的描述可以与对第一沟槽121的描述相同或类似。

第一栅电极的第一侧壁120a和第一栅电极的第二侧壁120c可以具有对于第一栅电极的底表面120b为锐角的斜度。

同样地，第二栅电极的第一侧壁220a和第二栅电极的第二侧壁220c可以具有对于第二栅电极的底表面220b为锐角的斜度。

在下文，定义当沟槽的侧壁具有对于沟槽的底表面为锐角的斜度时，沟槽的侧壁具有负斜度。同样地，定义当栅电极的侧壁具有对于栅电极的底表面为锐角的斜度时，栅电极的侧壁具有负斜度。

如图7所示，第一栅电极的第一侧壁120a、第一栅电极的第二侧壁120c、第二栅电极的第一侧壁220a和第二栅电极的第二侧壁220c可以分别具有负斜度。也就是，第一沟槽121的侧壁和第二沟槽221的侧壁可以均有负斜度。

图8是示出根据一示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到6b解释的不同之处。

参考图8，在根据本示例实施方式的半导体器件中，第一沟槽121的宽度和第二沟槽221的宽度可以随逐渐增大的距衬底100的上表面的距离而增加。

第一一侧间隔物131限定的第一沟槽121的侧壁以及第一另一侧间隔物132限定的第一沟槽121的侧壁可以分别具有对于第一沟槽121的底表面为钝角的斜度。

对第二沟槽221的描述可以与对第一沟槽121的描述相同或类似。

第一栅电极的第一侧壁120a和第一栅电极的第二侧壁120c可以具有对于第一栅电极的底表面120b为钝角的斜度。

同样地，第二栅电极的第一侧壁220a和第二栅电极的第二侧壁220c可以具有对于第二栅电极的底表面220b为钝角的斜度。

在下文中，定义当沟槽的侧壁具有相对于沟槽的底表面为钝角的斜度时，沟槽的侧壁具有正斜度。同样地，定义当栅电极的侧壁具有对于栅电极的底表面为钝角的斜度时，栅电极的侧壁具有正斜度。

如图8所示，第一栅电极的第一侧壁120a、第一栅电极的第二侧壁120c、第二栅电极的第一侧壁220a、第二栅电极的第二侧壁220c、第一沟槽121的侧壁和第二沟槽221的侧壁可以分别具有正斜度。

在下文中，第一沟槽121的具有负斜度的侧壁以及第一沟槽121的为直角的侧壁以不同的符号限定。同样地，第一沟槽121的具有正斜度的侧壁以及第一沟槽121的为直角的侧壁以不同的符号限定。

图9是示出根据一示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到6b解释的不同之处。

参考图9，在根据本示例实施方式的半导体器件中，第一层间绝缘层180的整个部分可以包括元素半导体材料。

第一层间绝缘层180的应力特性可以通过调节例如第一层间绝缘层180中包括的元素半导体材料的浓度分布和/或数量来调节。通过这样做，第一栅间隔物131、132的斜度或第一栅电极的侧壁120a、120c的斜度可以被调节。

图10是示出根据一示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到6b解释的不同之处。

参考图10，在根据一示例实施方式的半导体器件中，第一层间绝缘层180可以包括第一下部层间绝缘层181以及第一上部层间绝缘层182。

第一上部层间绝缘层182可以被形成在第一下部层间绝缘层181上。也就是，在衬底100上，第一下部层间绝缘层181和第一上部层间绝缘层182可以按连续顺序堆叠。

第一上部层间绝缘层182的上表面可以在与第一栅电极120的上表面和第二栅电极220的上表面相同的平面内。

第一下部层间绝缘层181可以包括元素半导体材料，该元素半导体材料具有如图4所示的第一层间绝缘层180的上部180b的浓度分布。第一上部层间绝缘层182可以不包括元素半导体材料。

第一下部层间绝缘层181可以包括与第一上部层间绝缘层182相同的材料，或者这些层可以包括彼此不同的材料。

图11是示出根据一示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到6b解释的不同之处。

参考图11，根据本示例实施方式的半导体器件可以进一步包括第一层间绝缘层180和第一源/漏区140之间的蚀刻停止层185。

蚀刻停止层185可以沿第一栅间隔物131、132的侧壁、第二栅间隔物231、232的侧壁、以及第一源/漏区140的上表面延伸。

蚀刻停止层185可以在第一层间绝缘层180和第一栅间隔物131、132之间以及在第一层间绝缘层180和第二栅间隔物231、232之间延伸。

蚀刻停止层185的沿第一栅间隔物131、132的侧壁和第二栅间隔物231、232的侧壁延伸的部分可以延伸直到第一层间绝缘层180的上部180b的上表面的高度。

例如，蚀刻停止层185可以包括硅氮化物(sin)、硅氮氧化物(sion)、硅氧化物(sio2)、硅氧碳氮化物(siocn)、硅碳氮化物(sicn)和它们的组合中的至少一种，但是示例实施方式不限于此。

图12是示出根据本示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图1到6b解释的不同之处。

参考图12，根据一些示例实施方式的半导体器件可以进一步包括形成在第一鳍型图案110和第一栅电极120之间，以及在第一鳍型图案110和第二栅电极220之间的沟道层115。

沟道层115可以被形成在第一鳍型图案110和第一栅绝缘层125之间，以及在第一鳍型图案110和第二栅绝缘层225之间。

例如，沟道层115可以被形成在第一鳍型图案110的上表面上。

沟道层115可以包括与形成第一鳍型图案110的材料不同的材料。例如，在第一鳍型图案110是硅鳍型图案的情况下，沟道层115可以包括相比硅具有更大晶格常数的硅锗。

根据一些示例实施方式，在第一鳍型图案110是硅锗鳍型图案的情况下，沟道层115可以包括例如相比于第一鳍型图案110中包括的硅锗具有更大晶格常数的硅锗或锗。根据一些另外的示例实施方式，沟道层115可以包括相比硅锗具有更小晶格常数的硅。

图13是示出根据一示例实施方式的半导体器件的俯视图。图14是沿图13的线xiv-xiv'截取的剖视图。为了解释的方便，以下将主要解释未在以上参考图1到6b解释的不同之处。

参考图13和14，根据本示例实施方式的半导体器件可以进一步包括第二鳍型图案310、第三栅电极320和第三栅间隔物331、332。

第二鳍型图案310可以从衬底100突出。第二鳍型图案310可以纵向地在第一方向x1延伸。

第一鳍型图案110和第二鳍型图案310可以在第一方向x1上对准。第一鳍型图案110的短边110b和第二鳍型图案310的短边310b可以被设置为在第一方向x1上彼此对立。

第二场绝缘层106可以被形成在第一鳍型图案110和第二鳍型图案310之间。布置在第一鳍型图案110的短边110b和第二鳍型图案310的短边310b之间的第二场绝缘层106的上表面可以位于与第一鳍型图案110的上表面和第二鳍型图案310的上表面相同的平面中，或可以更高。

布置在第一鳍型图案110的短边110b和第二鳍型图案310的短边310b之间的第二场绝缘层106的上表面可以高于布置在第一鳍型图案110的长边110a的第一场绝缘层105(图5a)的上表面。

图14示出为平的表面的第二场绝缘层106的上表面，但是这仅是为了解释的方便并且示例实施方式不限于此。在第一栅电极120和第三栅电极320之间的第二场绝缘层106的上表面的至少一部分可以相对于第二场绝缘层106的与例如第一栅电极120重叠的上表面凹陷。

第一栅电极120可以被形成在第一鳍型图案110和第二场绝缘层106上。第一栅电极120的一部分可以交叉第一鳍型图案110，第一栅电极120的剩余部分可以被形成在第二场绝缘层106上。也就是，第一栅电极120可以被形成在第一鳍型图案110的一端部上。

第三栅电极320可以被形成在第二鳍型图案310和第二场绝缘层106上。第三栅电极320的一部分可以交叉第二鳍型图案310，第三栅电极320的剩余部分可以被形成在第二场绝缘层106上。也就是，第三栅电极320可以被形成在第二鳍型图案310的一端部上。

第三栅电极320可以包括第一侧壁320a和与第一侧壁320a对立的第二侧壁320c。第三栅电极320可以包括将第三栅电极的第一侧壁320a与第三栅电极的第二侧壁320c连接且沿第二鳍型图案310的上表面和第二场绝缘层106的上表面延伸的底表面320b。

第三栅电极320可以包括金属层mg5、mg6。例如，第三栅电极320可以包括两个或更多个金属层的堆叠。

没有附加栅电极可以形成在第一栅电极120和第二栅电极220之间，以及在第一栅电极120和第三栅电极320之间。也就是，第二栅电极220和第三栅电极320可以是最邻近第一栅电极120的栅电极。

第一栅电极120和第二栅电极220之间的距离s1可以不同于第一栅电极120和第三栅电极320之间的距离s2。例如，第一栅电极120和第二栅电极220之间的距离s1可以小于第一栅电极120和第三栅电极320之间的距离s2。

第三栅间隔物331、332可以被形成在衬底100上。第三栅间隔物331、332可以分别被布置在第三栅电极320的侧壁上。

第三栅间隔物331、332可以包括布置在第三栅电极的第一侧壁320a上的第三一侧间隔物331和布置在第三栅电极的第二侧壁320c上的第三另一侧间隔物332。

第三一侧间隔物331和第三另一侧间隔物332可以限定第三沟槽321。第三栅电极320可以通过填充由第三栅间隔物331、332限定的第三沟槽321形成。

第三栅绝缘层325可以沿第三沟槽321的侧壁和底表面形成。第三栅电极320可以形成在第三栅绝缘层325上。

第一层间绝缘层180可以围绕第三栅电极331、332的外侧壁。第一层间绝缘层180的上表面可以在与第三栅电极320的上表面相同的平面内。

如图14所示，第二栅电极的第一侧壁220a和第二栅电极的第二侧壁220c可以具有对于第二栅电极的底表面220b为直角的斜度。

此外，第一栅电极的第二侧壁120c也可以具有对于第一栅电极的底表面120b为直角的斜度，第一栅电极的第二侧壁120c相比于第一栅电极的第一侧壁120a更接近第二栅电极220。

然而，第一栅电极的第一侧壁120a可以具有对于第一栅电极的底表面120b为锐角的斜度。

由于第一栅电极120与第二栅电极220之间的距离s1和第一栅电极120与第三栅电极320之间的距离s2上的不同，第一栅电极的第一侧壁120a的斜度和第一栅电极的第二侧壁120c的斜度可以彼此不同。

也就是，由于更靠近第一一侧间隔物131形成的第一层间绝缘层的上部180b的体积不同于更靠近第一另一侧间隔物132形成的第一层间绝缘层的上部180b的体积，所以第一栅电极的第一侧壁120a的斜度和第一栅电极的第二侧壁120c的斜度可以不同。

由于第一层间绝缘层的包括元素半导体材料的上部180b具有更大的体积，第一层间绝缘层的上部180b用来推第一层间绝缘层131、132的力可以变得更大。

因此，由于第一一侧间隔物131和第一另一侧间隔物132处于不同应力下，所以第一沟槽121的侧壁的斜度的符号可以相异。

如图14所示，第三栅电极的邻近于第一栅电极120的第二侧壁320c可以具有对于第三栅电极的底表面320b为锐角的斜度。第三栅电极的第一侧壁320a可以具有对于第三栅电极的底表面320b为直角的斜度。然而，示例实施方式不限于此。

对于第三栅电极的底表面320b的第三栅电极的第一侧壁320a的斜度和第三栅电极的第二侧壁320c的斜度可以根据邻近于第三一侧间隔物331的栅电极与第三栅电极320之间的距离变化。

尽管第二场绝缘层106被示为形成在第一鳍型图案110和第二鳍型图案310之间，但是示例实施方式不限于此。第一鳍型图案110和第二鳍型图案310可以是一个整体的鳍型图案。

图15是示出根据一些示例实施方式的半导体器件的视图。为了解释的方便，以下将主要解释未在以上参考图13和14解释的不同之处。

参考图15，在根据本示例实施方式的半导体器件中，第二场绝缘层106的上表面可以低于第一鳍型图案110的上表面和第二鳍型图案310的上表面。

因此，第一栅电极120可以被形成为围绕第一鳍型图案110的高于第二场绝缘层106向上突出的一端，并且第三栅电极320可以被形成为围绕第二鳍型图案310的高于第二场绝缘层106向上突出的一端。

根据一些示例实施方式，第二场绝缘层106可以在与第一鳍型图案110的短边110b或第二鳍型图案310的短边310b接触的部分包括突出部分。该突出部分的上表面可以在与第一鳍型图案110的上表面或第二鳍型图案310的上表面相同的平面上，或者它可以更高。

与图14和15中的图示不同，第一栅电极的第一侧壁120a可以具有对于第一栅电极的底表面120b为直角的斜度，第一栅电极的第二侧壁120c可以具有对于第一栅电极的底表面120b为钝角的斜度。

这是由于第一层间绝缘层的上部180b和第一层间绝缘层的下部180a之间的应力关系可以根据第一层间绝缘层的上部180b中包括的元素半导体材料的数量和/或浓度分布调节。

图16是示出根据一些示例实施方式的半导体器件的俯视图。图17a和17b是根据一示例实施方式的，分别沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图。

参考图17a，仅为了解释的方便，沿图16的线xvii-a-xvii-a'截取的剖视图按与图2的视图相同或类似的方式被示出。因此，示例实施方式不限于这样的图示。此外，为了解释的方便，与以上已参考图1到12描述的元件或操作重复的元件或操作为了简洁将不被描述或将尽可能简略地被描述。

参考图16、17a和17b，根据本示例实施方式的半导体器件可以包括：第一鳍型图案110；第一栅电极120；第二栅电极220；第一栅间隔物131、132；第二栅间隔物231、232；第三鳍型图案410；第四栅电极420；第五栅电极520；第四栅间隔物431、432；第五栅间隔物531、532；第一层间绝缘层180；以及第二层间绝缘层480。

衬底100可以包括第一区域i和第二区域ii。第一区域i和第二区域ii可以彼此间隔开，或彼此连接。

在第一区域i中，第一鳍型图案110、第一栅电极120、第二栅电极220、第一栅间隔物131、132和第二栅间隔物231、232可以被形成。

在第一区域i中，交叉第一鳍型图案110的第六栅电极170可以被进一步形成。第一栅电极120可以被布置在第二栅电极220和第六栅电极170之间。

第一栅电极120和第二栅电极220之间的距离s1可以与第一栅电极120和第六栅电极170之间的距离相同。没有其它交叉第一鳍型图案110的栅电极可以形成在第六栅电极170和第一栅电极120之间。

在第二区域ii中，第三鳍型图案410、第四栅电极420、第五栅电极520、第四栅间隔物431、432和第五栅间隔物531、532可以被形成。

第三鳍型图案410可以从衬底100突出。第三鳍型图案410可以纵向地在第三方向x2延伸。

第四栅电极420可以在第四方向y2延伸。第四栅电极420可以被形成在第三鳍型图案410上从而交叉第三鳍型图案410。

第四栅电极420可以包括第一侧壁420a和与第一侧壁420a相对的第二侧壁420c。第四栅电极420可以包括将第四栅电极的第一侧壁420a与第四栅电极的第二侧壁420c连接且沿第三鳍型图案410的上表面延伸的底表面420b。

第五栅电极520可以在第四方向y2延伸。第五栅电极520可以形成在第三鳍型图案410上同时交叉第三鳍型图案410。

没有其它交叉第三鳍型图案410的栅电极可以形成在第五栅电极520和第四栅电极420之间。

第五栅电极520可以包括第一侧壁520a和与第一侧壁520a相对的第二侧壁520c。第五栅电极520可以包括将第五栅电极的第一侧壁520a与第五栅电极的第二侧壁520c连接且沿第三鳍型图案410的上表面延伸的底表面520b。

第四栅电极420可以包括金属层mg7、mg8，并且第五栅电极520可以包括金属层mg9、mg10。根据一些示例实施方式，第四栅电极420和第五栅电极520可以是两个或更多个金属层的堆叠。

在第二区域ii中，交叉第三鳍型图案410的第七栅电极470可以被额外地形成。第四栅电极420可以布置在第五栅电极520和第七栅电极470之间。

第四栅电极420和第五栅电极520之间的距离s3可以与第四栅电极420和第七栅电极470之间的距离相同。没有其它交叉第三鳍型图案410的栅电极可以形成在第七栅电极470和第四栅电极420之间。

此外，如图16所示，第一栅电极120和第二栅电极220之间的距离s1可以基本等于第四栅电极420和第五栅电极520之间的距离s3。

第四栅间隔物431、432可以被布置在衬底100上。第四栅间隔物431、432可以包括布置在第四栅电极的第一侧壁420a上的第四一侧间隔物431和布置在第四栅电极的第二侧壁420c上的第四另一侧间隔物432。

第四一侧间隔物431和第四另一侧间隔物432可以限定第四沟槽421。

第五栅间隔物531、532可以被形成在衬底100上。第五栅间隔物531、532可以包括布置在第五栅电极的第一侧壁520a上的第五一侧间隔物531和布置在第五栅电极的第二侧壁520c上的第五另一侧间隔物532。

第五一侧间隔物531和第五另一侧间隔物532可以限定第五沟槽521。

第四栅绝缘层425可以沿第四沟槽421的侧壁和底表面形成，第五栅绝缘层525可以沿第五沟槽521的侧壁和底表面形成。

第二源/漏区440可以邻近于第四栅电极420和第五栅电极520形成。

第二层间绝缘层480可以被形成在第二区域ii的衬底100上。第二层间绝缘层480可以围绕第四栅间隔物431、432的外侧壁以及第五栅间隔物531、532的外侧壁。

如所示，第二层间绝缘层480的上表面可以置于与第四栅电极420的上表面和第五栅电极520的上表面相同的平面内，但示例实施方式不限于此。

在下文中，假设第二层间绝缘层480包括与第一层间绝缘层180相同的材料，但是示例实施方式不限于此。

根据本示例实施方式，形成在第一区域i中的第一层间绝缘层180可以包括元素半导体材料，并且形成在第二区域ii中的第二层间绝缘层480可以不包括元素半导体材料。

第一层间绝缘层180的不包括元素半导体材料的部分(例如第一层间绝缘层的下部180a)可以具有例如拉伸应力特性。

在这种情况下，第四沟槽421的宽度和第五沟槽521的宽度可以随逐渐增大的距衬底100的上表面的距离而增加。

第四一侧间隔物431限定的第四沟槽421的侧壁和第四另一侧间隔物432限定的第四沟槽421的侧壁可以分别具有对于第四沟槽421的底表面为钝角的斜度。

对第五沟槽521的描述可与对第四沟槽421的描述相同或非常类似。

第四栅电极的第一侧壁420a和第四栅电极的第二侧壁420c可以具有对于第四栅电极的底表面420b为钝角的斜度。

对第五栅电极520的描述可与对第四栅电极420的描述相同或非常类似。

第四栅电极的第一侧壁420a、第四栅电极的第二侧壁420c、第五栅电极的第一侧壁520a、第五栅电极的第二侧壁520c、第四沟槽421的侧壁和第五沟槽521的侧壁可以分别具有正斜度。

第一沟槽121和第二沟槽221的宽度随逐渐增大的距衬底100的上表面的距离可以是恒定的。此外，第一栅电极120和第二栅电极220的宽度随逐渐增大的距衬底100的上表面的距离可以是恒定的。

也就是，第一区域i中的第一沟槽121的侧壁的斜度的符号可以不同于第二区域ii中的第四沟槽421的侧壁的斜度的符号。

根据一些示例实施方式，第二层间绝缘层480和不包括元素半导体材料的第一层间绝缘层180可以具有中性应力特性。

在这样的情况下，第四沟槽421和第五沟槽521的宽度随逐渐增大的距衬底100的上表面的距离可以是基本恒定的。此外，第四栅电极420和第五栅电极520的宽度随逐渐增大的距衬底100的上表面的距离可以是恒定的。

第一沟槽121和第二沟槽221的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。此外，第一栅电极120和第二栅电极220的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。

图18a和18b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图。为了解释的方便，以下将主要解释未在以上参考图16、17a和17b解释的不同之处。

参考图18a和18b，在根据本示例实施方式的半导体器件中，第一沟槽121的宽度和第二沟槽221的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。

此外，第一栅电极120和第二栅电极220的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。

第一一侧间隔物131限定的第一沟槽121的侧壁和第一另一侧间隔物132限定的第一沟槽121的侧壁可以分别具有对于第一沟槽121的底表面为锐角的斜度(例如负斜度)。

因此，第一区域i中的第一沟槽121的侧壁的斜度的符号可以不同于第二区域ii中的第四沟槽421的侧壁的斜度的符号。

图19a和19b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图。为了解释的方便，以下将主要解释未在以上参考图16、17a和17b解释的不同之处。

参考图19b，在根据本示例实施方式的半导体器件中，第二层间绝缘层480的至少一部分可以包括元素半导体材料。

例如，如图19b所示，第二层间绝缘层480的一部分可以包括元素半导体材料，第二层间绝缘层480的剩余部分可以不包括元素半导体材料。

参考图19a和19b，第一层间绝缘层180可以包括包含元素半导体材料的上部180b以及不包含元素半导体材料的下部180a。第二层间绝缘层480可以包括包含元素半导体材料的上部480b、以及不包含元素半导体材料的下部480a。

第一层间绝缘层180中包括的元素半导体材料的浓度分布可以与图4所示的层间绝缘层180的浓度分布相同或类似。第二层间绝缘层480中包括的元素半导体材料的浓度分布可以与图4所示的层间绝缘层180的浓度分布相同或类似。

第一层间绝缘层的包括元素半导体材料的上部180b的厚度t1和第二层间绝缘层的上部480b的厚度t2可以不同。

例如，第一层间绝缘层的上部180b的厚度t1可以小于第二层间绝缘层的上部480b的厚度t2。

由于第二层间绝缘层的上部480b的厚度t2大于第一层间绝缘层的上部180b的厚度t1，所以第二层间绝缘层的上部480b的体积可以大于第一层间绝缘层的上部180b的体积。

因此，第二层间绝缘层480用以推第四栅间隔物431、432的力可以大于第一层间绝缘层180用以推第一栅间隔物131、132的力。

因此，第一沟槽121和第二沟槽221的宽度随逐渐增大的距衬底100的上表面的距离可以是基本恒定的。此外，第一栅电极120和第二栅电极220的宽度随逐渐增大的距衬底100的上表面的距离可以是恒定的。

第四沟槽421和第五沟槽521的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。此外，第四栅电极420和第五栅电极520的宽度可以随逐渐增大的距衬底100的上表面的距离而减小。

也就是，第一区域i中的第一沟槽121的侧壁的斜度的符号可以不同于第二区域ii中的第四沟槽421的侧壁的斜度的符号。

根据一些示例实施方式，随逐渐增大的距衬底100的上表面的距离，第一沟槽121和第二沟槽221的宽度可以增加并且第四沟槽421和第五沟槽521的宽度可以是基本恒定的。此外，随逐渐增大的距衬底100的上表面的距离，第一栅电极120和第二栅电极220的宽度可以增加并且第四栅电极420和第五栅电极520的宽度可以是基本恒定的。

图20a和20b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的剖视图。图21是概要示出第一层间绝缘层和第二层间绝缘层内元素半导体材料的浓度分布的视图。为了解释的方便，以下将主要解释未在以上参考图16、17a和17b解释的不同之处。

作为参考，图21的曲线(a)代表第一层间绝缘层180中元素半导体材料的浓度分布，图21的曲线(b)代表第二层间绝缘层480中元素半导体材料的浓度分布。

参考图20a、20b和21，在根据本示例实施方式的半导体器件中，第二层间绝缘层480可以包括包含元素半导体材料的上部480b和不包含元素半导体材料的下部480a。第一层间绝缘层180可以包括包含元素半导体材料的上部180b和不包含元素半导体材料的下部180a。

例如，第一层间绝缘层的包括元素半导体材料的上部180b的厚度和第二层间绝缘层的上部480b的厚度可以基本相同。

第一层间绝缘层的上部180b中包括的元素半导体材料的数量可以不同于第二层间绝缘层的上部480b中包括的元素半导体材料的数量。例如，第一层间绝缘层的上部180b中包括的元素半导体材料的数量可以少于第二层间绝缘层的上部480b中包括的元素半导体材料的数量。

由于第二层间绝缘层的上部480b的厚度和第一层间绝缘层的上部180b的厚度基本相同，所以第二层间绝缘层的上部480b的体积与第一层间绝缘层的上部180b的体积可以是相同的。

由于第二层间绝缘层的上部480b中包括的元素半导体材料的数量多于第一层间绝缘层的上部180b中包括的元素半导体材料的数量，所以第二层间绝缘层的上部480b可以比第一层间绝缘层的上部180b有更大的压应力特性。

因此，第二层间绝缘层480用以推第四栅间隔物431、432的力可以大于第一层间绝缘层180用以推第一栅间隔物131、132的力。

因此，随逐渐增大的距衬底100的上表面的距离，第一沟槽121和第二沟槽221的宽度可以基本恒定且第四沟槽421和第五沟槽521的宽度可以减小。此外，随逐渐增大的距衬底100的上表面的距离，第一栅电极120和第二栅电极220的宽度可基本恒定且第四栅电极420和第五栅电极520的宽度可减小。

因此，第一区域i中第一沟槽121的侧壁的斜度的符号可以不同于第二区域ii中第四沟槽421的侧壁的斜度的符号。

图22a和22b是根据一示例实施方式的，沿图16的线xvii-a-xvii-a'和xvii-d-xvii-d'截取的半导体器件的剖视图。为了解释的方便，以下将主要解释未在以上参考图16、17a和17b解释的不同之处。

参考图22a和22b，在根据本示例实施方式的半导体器件中，第一栅电极120和第二栅电极220之间的距离s1可以不同于第四栅电极420和第五栅电极520之间的距离s3。

例如，第一栅电极120和第二栅电极220之间的距离s1可以小于第四栅电极420和第五栅电极520之间的距离s3。

第一层间绝缘层180可以包括包含元素半导体材料的上部180b和不包含元素半导体材料的下部180a。此外，第二层间绝缘层480可以包括包含元素半导体材料的上部480b和不包含元素半导体材料的下部480a。例如，第一层间绝缘层的包括元素半导体材料的上部180b的厚度t1和第二层间绝缘层的上部480b的厚度t2可以基本相同。

第二层间绝缘层480中包括的元素半导体材料的浓度分布可以与第一层间绝缘层180中包括的元素半导体材料的浓度分布相同或类似。

在这样的情况下，由于第一栅电极120和第二栅电极220之间的距离s1小于第四栅电极420和第五栅电极520之间的距离s3，所以第二层间绝缘层的上部480b的体积可以大于第一层间绝缘层的上部180b的体积。

因此，第二层间绝缘层480用以推第四栅间隔物431、432的力可以大于第一层间绝缘层180用以推第一栅间隔物131、132的力。

因此，随逐渐增大的距衬底100的上表面的距离，第一沟槽121和第二沟槽221的宽度可以基本恒定且第四沟槽421和第五沟槽521的宽度可以减小。此外，随逐渐增大的距衬底100的上表面的距离，第一栅电极120和第二栅电极220的宽度可以基本恒定且第四栅电极420和第五栅电极520的宽度可以减小。

因此，第一区域i中第一沟槽121的侧壁的斜度的符号可以不同于第二区域ii中第四沟槽421的侧壁的斜度的符号。

图23是示出根据一示例实施方式的半导体器件的视图。

参考图23，根据本示例实施方式的半导体器件可以包括下层670、第三层间绝缘层680和导电线620。

下层670可以形成在衬底100上。例如，下层670可以包括电路元件图案(例如晶体管或二极管)和/或电连接电路元件图案的配线图案。

第三层间绝缘层680可以形成在下层670上。第三层间绝缘层680可以包括第六沟槽620t。第三层间绝缘层680可以包括低k电介质材料。

第三层间绝缘层680可以包括上部680b和下部680a，上部680b包含元素半导体材料。

阻挡层622可以沿第六沟槽620t的侧壁和底表面形成。

导电线620被形成在阻挡层622上。导电线620可以填充第六沟槽620t。

图24a是根据一示例实施方式的，由场绝缘层围绕的鳍型图案的俯视图。图24b是沿图24a的线xxiv-xxiv'截取的剖视图。图25到31是制造的中间阶段的视图，示出根据一示例实施方式的制造半导体器件的方法。

参考图24a和24b，第一鳍型图案110可以被形成在衬底100上。第一鳍型图案110可以纵向地在一个方向上延伸。第一鳍型图案110可以包括长边110a和短边110b。

第一和第二场绝缘层105、106可以被形成在衬底100上。第一场绝缘层105可以被形成在第一鳍型图案110的长边110a部分上，并且第二场绝缘层106可以被形成在第一鳍型图案110的短边110b部分上。

第一和第二场绝缘层105、106可以围绕第一鳍型图案110的一部分。也就是，第一鳍型图案110可以包括高于第一和第二场绝缘层105、106的上表面向上突出的部分。

以下描述参考沿图24a的线xxiv-xxiv'截取的剖视图。

参考图25，蚀刻工艺可以利用掩模图案2001来执行，从而形成第一虚设栅电极120p和第二虚设栅电极220p。第一虚设栅电极120p和第二虚设栅电极220p可以交叉第一鳍型图案110。

进一步，第一虚设栅绝缘层125p可以形成在第一虚设栅电极120p和第一鳍型图案110之间，第二虚设栅绝缘层225p可以被形成在第二虚设栅电极220p和第一鳍型图案110之间。

例如，第一和第二虚设栅绝缘层125p、225p可以是硅氧化物层，第一和第二虚设栅电极120p、220p可以包括多晶硅或非晶硅，尽管示例实施方式不限于此。

然后，第一初始间隔物130p可以被形成在第一虚设栅电极120p的侧壁上，第二初始间隔物230p可以被形成在第二虚设栅电极220p的侧壁上。

参考图26，第一源/漏区140可以被形成在不与第一虚设栅电极120p和第二虚设栅电极220p交叉的第一鳍型图案110内。

然后，覆盖第一虚设栅电极120p和第二虚设栅电极220p的初始层间绝缘层180p可以被形成。初始层间绝缘层180p可以覆盖掩模图案2001的上表面。

参考图27，元素半导体材料可以被注入到初始层间绝缘层180p中。

例如，注入工艺10可以包括离子注入、等离子体掺杂、浸没层掺杂等，但是不限于此。也就是，将元素半导体材料注入到初始层间绝缘层180p中的方法可以被用作注入工艺10。

例如，当离子注入工艺被用作注入工艺10时，注入的剂量或深度可以被调节。通过调节注入的剂量或注入的深度，图2中第一层间绝缘层的上部180b的厚度可以被调节，或第一层间绝缘层的上部180b中包括的元素半导体材料的数量可以被调节。

参考图28，初始层间绝缘层180p可以经受热处理。通过热处理，注入到初始层间绝缘层180p内的元素半导体材料可以被氧化。

热处理可以被执行至少一次或更多次。例如，紫外线、等离子体、明火(directheat)或激光可以被用于热处理，尽管示例实施方式不限于此。

参考图29，初始层间绝缘层180p可以被平坦化直到第一和第二虚设栅电极120p、220p的上表面被暴露。

作为结果，暴露第一和第二虚设栅电极120p、220p的第一层间绝缘层180可以被形成。此外，当第一和第二虚设栅电极120p、220p被暴露时，第一栅间隔物131、132和第二栅间隔物231、232可以形成在第一和第二虚设栅电极120p、220p的侧壁上。

第一层间绝缘层180可以包括包含元素半导体材料的上部180b和不包含元素半导体材料的下部180a。

参考图30，第一和第二虚设栅电极120p、220p以及第一和第二虚设栅绝缘层125p、225p可以被去除。

作为结果，由第一栅间隔物131、132限定的第一沟槽121和由第二栅间隔物231、232限定的第二沟槽221可以被形成。

参考图31，填充第一沟槽121的第一栅电极120和填充第二沟槽221的第二栅电极220可以被形成。

图32是包含根据一示例实施方式的半导体器件的soc系统的框图。

参考图32，soc系统1000包括应用处理器1001和动态随机存取存储器(dram)1060。

应用处理器1001可以包括中央处理单元(cpu)1010、多媒体系统1020、总线1030、存储系统1040和外围电路1050。

cpu1010可以执行soc系统1000的驱动所需的算法操作。在一些示例实施方式中，cpu1010可以被配置在包括多个核芯的多核环境上。

多媒体系统1020可以用于在soc系统1000上执行各种多媒体功能。这样的多媒体系统1020可以包括三维(3d)引擎模块、视频编解码器、显示系统、摄像系统、后处理器等。

总线1030可以用于在cpu1010、多媒体系统1020、存储系统1040和外围电路1050当中交换数据通信。在一些示例实施方式中，总线1030可以具有多层结构。例如，总线1030的示例可以是多层先进高性能总线(ahb)或多层先进可扩展接口(axi)，尽管示例实施方式不限于此。

存储系统1040可以为应用处理器1001提供连接到外部存储器(例如dram1060)并执行高速操作的环境。在一些示例实施方式中，存储系统1040可以包括单独的控制器(例如dram控制器)以控制外部存储器(例如dram1060)。

外围电路1050可以为soc系统1000提供具有至外部设备(例如主板)的无缝连接的环境。因此，外围电路1050可以包括各种接口以允许与连接到soc系统1000的外部设备兼容的操作。

dram1060可以起应用处理器1001的运行所需的运行存储器的作用。在一些示例实施方式中，如所示，dram1060可以被布置在应用处理器1001外部。例如，dram1060可以与应用处理器1001一起被封装成堆叠封装(pop)型。

soc系统1000的以上提到的部件中的至少一种可以包括根据以上阐述的示例实施方式的半导体器件中的至少一种。

在详细描述的最后，本领域技术人员将理解，能对示例实施方式进行诸多改变和变型，而不实质上背离本发明构思的原理。因此，所公开的本发明构思的优选示例实施方式仅在一般和描述性的意义上被使用，不是为了限制。

本申请要求享有2015年10月14日在韩国知识产权局提交的韩国专利申请第10-2015-0143541号的优先权以及全部权益，其内容通过引用全文合并于此。