SRAM器件及其制造方法与流程

本发明涉及半导体制造技术领域，特别涉及一种SRAM器件及其制造方法。

背景技术：

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。随着半导体技术发展，对存储器件进行更为广泛的应用，需要将所述存储器件与其他器件区同时形成在一个芯片上，以形成嵌入式半导体存储装置。例如将所述存储器件内嵌置于中央处理器，则需要使得所述存储器件与嵌入的中央处理器平台进行兼容，并且保持原有的存储器件的规格及对应的电学性能。

一般地，需要将所述存储器件与嵌入的标准逻辑装置进行兼容。对于嵌入式半导体器件来说，其通常分为逻辑区和存储区，逻辑区通常包括逻辑器件，存储区则包括存储器件。随着存储技术的发展，出现了各种类型的半导体存储器，例如静态随机随机存储器(SRAM，Static Random Access Memory)、动态随机存储器(DRAM，Dynamic Random Access Memory)、可擦除可编程只读存储器(EPROM，Erasable Programmable Read-Only Memory)、电可擦除可编程只读存储器(EEPROM，Electrically Erasable Programmable Read-Only)和闪存(Flash)。由于静态随机存储器具有低功耗和较快工作速度等优点，使得静态随机存储器及其形成方法受到越来越多的关注。

然而，现有技术形成的SRAM器件的电学性能有待提高。

技术实现要素：

本发明解决的问题是提供一种SRAM器件及其制造方法，改善形成的SRAM器件的电学性能。

为解决上述问题，本发明提供一种SRAM器件的制造方法，包括：提供基底，所述基底包括相邻接的上拉晶体管区以及下拉晶体管区；在所述上拉晶体管区以及下拉晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层，所述第一功函数层的材料为P型功函数材料；刻蚀去除所述下拉晶体管区的第一功函数层；在剩余第一功函数层以及下拉晶体管区上形成第二功函数层，所述第二功函数层的材料为P型功函数材料；刻蚀去除所述下拉晶体管区的第二功函数层；在所述上拉晶体管区的剩余第二功函数层侧壁以及剩余第一功函数层侧壁上形成扩散阻挡层；在所述扩散阻挡层上、上拉晶体管区的第二功函数层顶部上以及下拉晶体管区的栅介质层上形成第三功函数层，所述第三功函数层的材料为N型功函数材料；在所述第三功函数层上形成栅电极层。

可选的，采用沉积工艺形成所述扩散阻挡层；在形成所述扩散阻挡层的工艺步骤中，还在所述上拉晶体管区的第二功函数层顶部上以及所述下拉晶体管区的栅介质层上形成所述扩散阻挡层；在形成所述第三功函数层的工艺步骤中，形成的所述第三功函数层位于所述上拉晶体管区以及下拉晶体管区的扩散阻挡层上。

可选的，采用原子层沉积工艺形成所述扩散阻挡层。

可选的，所述扩散阻挡层的厚度为5埃～20埃。

可选的，所述扩散阻挡层的材料为TaN或TaCN。

可选的，在刻蚀去除所述下拉晶体管区的第二功函数层后，剩余第一功函数层以及剩余第二功函数层在所述上拉晶体管区与下拉晶体管区相邻接处的侧壁齐平。

可选的，所述第一功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种。

可选的，在形成所述栅介质层之后、形成所述第一功函数层之前，还包括：在所述栅介质层上形成保护层。

可选的，形成所述保护层的工艺步骤包括：在所述栅介质层上形成盖帽层；在所述盖帽层上形成刻蚀停止层，且所述刻蚀停止层的材料与所述第一功函数层的材料不同。

可选的，所述基底还包括通道栅晶体管区；在形成所述栅介质层以及保护层的工艺步骤中，还在所述通道栅晶体管区的部分基底上形成栅介质层以及位于栅介质层上的保护层；在形成所述第一功函数层的工艺步骤中，还在所述通道栅晶体管区上形成第一功函数层；在形成所述第二功函数层的工艺步骤中，还在所述通道栅晶体管区上形成所述第二功函数层；在形成所述第三功函数层的工艺步骤中，还在所述通道栅晶体管区上形成所述第三功函数层。

可选的，在形成所述第二功函数层之前，刻蚀去除所述通道栅晶体管区的第一功函数层以及保护层；在形成所述第二功函数层的工艺步骤中，在所述通道栅晶体管区的栅介质层上形成第二功函数层。

本发明还提供一种SRAM器件，包括：基底，所述基底包括相邻接的上拉晶体管区以及下拉晶体管区；位于所述上拉晶体管区以及下拉晶体管区的部分基底上的栅介质层；位于所述上拉晶体管区的栅介质层上的第一功函数层以及位于所述第一功函数层上的第二功函数层，所述第一功函数层以及第二功函数层的材料均为P型功函数材料；位于所述上拉晶体管区的第二功函数层侧壁以及第一功函数层侧壁上的扩散阻挡层；位于所述扩散阻挡层上、上拉晶体管区的第二功函数层顶部上以及下拉晶体管区的栅介质层上的第三功函数层，所述第三功函数层的材料为N型功函数材料；位于所述第三功函数层上的栅电极层。

可选的，所述扩散阻挡层还位于所述上拉晶体管区的第二功函数层顶部上以及下拉晶体管区的栅介质层上。

可选的，所述扩散阻挡层的厚度为5埃～20埃。

可选的，所述扩散阻挡层的材料为TaN或者TaCN。

可选的，所述第一功函数层以及第二功函数层在所述上拉晶体管与区下拉晶体管区相邻接处的侧壁齐平。

可选的，所述SRAM器件还包括：位于所述上拉晶体管区的栅介质层与第一功函数层之间的保护层，且所述保护层还位于所述下拉晶体管区的栅介质层与所述第三功函数层之间。

可选的，所述基底还包括通道栅晶体管区；其中，所述栅介质层还位于所述通道栅晶体管区的部分基底上；且所述第二功函数层还位于所述通道栅晶体管区的栅介质层上；所述第三功函数层还位于所述通道栅晶体管区的第二功函数层上。

可选的，所述基底包括衬底以及位于所述衬底上的分立的鳍部。

可选的，所述上拉晶体管区具有一个鳍部；所述下拉晶体管区具有两个鳍部。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的SRAM器件的制造方法的技术方案中，在上拉晶体管区以及下拉晶体管区的栅介质层上形成第一功函数层后，刻蚀去除所述下拉晶体管区的第一功函数层；接着在剩余第一功函数层以及下拉晶体管区上形成第二功函数层，所述第一功函数层与第二功函数层的材料均为P型功函数材料；接着刻蚀去除所述下拉晶体管区的第二功函数层；然后在上拉晶体管区的第一功函数层侧壁以及第二功函数层侧壁上形成扩散阻挡层；在所述扩散阻挡层上、上拉晶体管区的第二功函数层顶部上以及下拉晶体管区的栅介质层上形成第三功函数层，所述第三功函数层的材料为N型功函数材料；在所述第三功函数层上形成栅电极层。本发明在满足上拉晶体管以及下拉晶体管的对阈值电压要求的同时，在所述上拉晶体管区与下拉晶体管区交界处的第一功函数层侧壁以及第二功函数层侧壁上形成扩散阻挡层，所述扩散阻挡层有利于阻挡所述交界处的第一功函数层与第三功函数层之间的横向扩散，有利于阻挡所述交界处的第二功函数层与所述第三功函数层之间的横向扩散，从而提高形成的上拉晶体管与下拉晶体管之间的电学参数失配，改善形成的SRAM器件的电学性能。

可选方案中，所述基底还包括通道栅晶体管区；在形成第二功函数层之前，去除所述通道栅晶体管区的第一功函数层以及栅介质层，从而使得通道栅晶体管区对应的功函数层厚度较薄，因此相应形成的通道栅晶体管阈值电压较低，进而提高通道栅晶体管的运行速率，进一步的改善形成的SRAM器件的电学性能。

可选方案中，在刻蚀去除所述下拉晶体管区的第二功函数层之后，剩余第一功函数层以及剩余第二功函数层在所述上拉晶体管区与下拉晶体管区相邻接处的侧壁齐平，为在所述交界处形成扩散阻挡层提供了良好的工艺条件，从而提高形成的扩散阻挡层的厚度均匀性，进一步的提高所述扩散阻挡层阻挡所述交界处功函数层相互扩散的能力。

本发明还提供一种结构性能优越的SRAM器件，所述上拉晶体管区与下拉晶体管区相邻接，且由于所述第一功函数层以及第二功函数层仅位于所述上拉晶体管区；上拉晶体管区与下拉晶体管区交界处的第一功函数层和第二功函数层与所述第三功函数层之间被所述扩散阻挡层阻挡，所述扩散阻挡层有利于阻挡所述交界处的第一功函数层与第三功函数层之间相互横向扩散，且有利于阻挡所述交界处的第二功函数层与所述第三功函数层之间相互横向扩散，从而改善了SRAM器件的电学性能，例如提高上拉晶体管和下拉晶体管之间的电学参数失配。。

附图说明

图1为一种SRAM器件的俯视结构示意图；

图2至图14为本发明实施例提供的SRAM器件形成过程的结构示意图。

具体实施方式

由背景技术可知，现有技术形成的SRAM器件的电学性能有待提高。

现结合一种SRAM器件进行分析，参考图1，图1为一种SRAM器件的俯视结构示意图，所述SRAM器件包括上拉(PU，Pull Up)晶体管、下拉(PD，Pull Down)晶体管以及通道栅(PG，Pass Gate)晶体管，其中，第一区域101为形成有上拉晶体管的区域，第二区域102为形成有下拉晶体管的区域，第三区域103为形成有通道栅晶体管的区域，通常的，上拉晶体管为PMOS管，下拉晶体管和通道栅晶体管为NMOS管。

以SRAM器件为FinFET器件为例，第一区域101与第二区域102相邻接，且所述第一区域101、第二区域102以及第三区域103均具有鳍部105，所述第一区域101具有1个鳍部105，所述第二区域102具有2个鳍部105，且所述第二区域102与第三区域103共同具有1个鳍部105；且所述第一区域101和第二区域102共用同一栅电极层106。

所述上拉晶体管为PMOS器件，所述下拉晶体管为NMOS器件。为了同时满足PMOS器件和NMOS器件改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS器件和PMOS器件的栅极结构中的功函数层(WF，Work Function)材料，NMOS器件中功函数层称为N型功函数材料，PMOS器件中功函数层称为P型功函数材料。当NMOS器件与PMOS器件共用同一个栅电极层时，在NMOS器件和PMOS器件交界处N型功函数层与P型功函数层之间会具有N/P界面(N/P boundary Interface)，所述N/P界面处的功函数材料相互扩散相互影响，造成NMOS器件和PMOS器件的性能发生变化。

对于SRAM器件而言，上拉晶体管与下拉晶体管交界处的功函数层通常为叠层结构，且所述交界处的功函数层中既有N型功函数层又有P型功函数层，使得上拉晶体管的功函数层与下拉晶体管的功函数层之间相互影响，例如，所述上拉晶体管的功函数层与下拉晶体管的功函数层相互横向扩散相互影响，从而导致SRAM器件的上拉晶体管与下拉晶体管之间的电学参数失配(Mismatch)变差，进而影响SRAM器件的电学性能。

其中，所述横向扩散主要为N型功函数材料中的Al离子向P型功函数材料中扩散，从而影响了N型功函数层以及P型功函数层的等效功函数值，进一步的影响相应的上拉晶体管以及下拉晶体管的阈值电压。

若所述上拉晶体管与下拉晶体管交界处的功函数层类型较为单一，则可以有效的降低上拉晶体管与下拉晶体管交界处的功函数层之间的相互扩散相互影响，从而改善SRAM器件的电学性能，且满足读取冗余度(read margin)以及写入冗余度(read margin)的要求。

为解决上述问题，本发明提供一种SRAM器件的制造方法，包括：提供基底，所述基底包括相邻接的上拉晶体管区以及下拉晶体管区；在所述上拉晶体管区以及下拉晶体管区的部分基底上形成栅介质层；在所述栅介质层上形成第一功函数层，所述第一功函数层的材料为P型功函数材料；刻蚀去除所述下拉晶体管区的第一功函数层；在剩余第一功函数层以及下拉晶体管区上形成第二功函数层，所述第二功函数层的材料为P型功函数材料；刻蚀去除所述下拉晶体管区的第二功函数层；在所述上拉晶体管区的第二功函数层顶部上、上拉晶体管区的剩余第二功函数层侧壁以及剩余第一功函数层侧壁上、以及所述下拉晶体管区上形成第三功函数层，所述第三功函数层的材料为N型功函数材料；在所述第三功函数层上形成栅电极层。

本发明形成的SRAM器件中，上拉晶体管与下拉晶体管交界处的功函数层界面单一，减少或避免了所述交界处的功函数层相互扩散的问题，从而改善了上拉晶体管与下拉晶体管的电学参数失配，优化了形成的SRAM器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图14为本发明实施例提供的SRAM器件形成过程的结构示意图。

参考图2及图3，图2为俯视结构示意图，图3为图2中沿AA1方向的剖面结构示意图，且为了便于图示和说明，图3中的下拉晶体管区以及通道栅晶体管区之间的部分以及隔离结构未示出，提供基底，所述基底包括相邻接的上拉晶体管区I以及下拉晶体管区II。

所述上拉晶体管区I为后续形成上拉晶体管提供工艺平台，所述下拉晶体管区II为后续形成下拉晶体管提供工艺平台。

本实施例中，所述下拉晶体管区II包括第一下拉晶体管区(未标示)以及第二下拉晶体管区(未标示)，其中，所述第一下拉晶体管区与所述上拉晶体管区相邻接；所述第一下拉晶体管区为后续形成第一下拉晶体管提供工艺平台，所述第二下拉晶体管区为后续形成第二下拉晶体管提供工艺平台，且所述第一下拉晶体管与所述第二下拉晶体管构成并联的下拉晶体管。

本实施例中，所述基底还包括通道栅晶体管区III，所述通道栅晶体管区III为后续形成通道栅晶体管提供工艺平台。

本实施例中，所述上拉晶体管区I为PMOS区域，所述下拉晶体管区II为NMOS区域，所述通道栅晶体管区III为NMOS区域。

以形成的SRAM器件为FinFET器件为例，所述基底包括所述基底包括：衬底201以及位于所述衬底201上的分立的鳍部202。为了电隔离相邻鳍部202以及相邻器件，所述基底还包括：位于所述鳍部202露出的衬底201上的隔离结构214，所述隔离结构214覆盖鳍部202的部分侧壁，且所述隔离结构214顶部低于所述鳍部202顶部。

所述隔离结构214的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构214的材料为氧化硅。

在另一实施例中，所述SRAM器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅。

本实施例中，所述下拉晶体管区II区包括第一下拉晶体管区以及第二下拉晶体管区；相应的，所述上拉晶体管区I具有一个鳍部202，所述下拉晶体管区II具有两个鳍部202，其中一个鳍部202为形成第一下拉晶体管提供工艺平台，另一个鳍部202为形成第二下拉晶体管提供工艺平台；所述通道栅晶体管区III具有一个鳍部202，且所述通道栅晶体管区III与所述下拉晶体管区II共用一个鳍部202。

还需要说明的是，在其他实施例中，还可以根据待形成的SRAM器件的不同性能的需求，相应调整所述上拉晶体管区的鳍部的数量、下拉晶体管区的鳍部的数量以及通道栅晶体管区的鳍部的数量。

结合参考图4，本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gate last)的工艺，形成SRAM器件的栅极结构。因此，所述形成方法还包括：在所述上拉晶体管区I以及下拉晶体管区II的基底上形成伪栅结构210。

所述伪栅结构210为后续形成SRAM器件的栅极结构占据空间位置。具体地，在所述隔离结构214上形成横跨所述鳍部202的伪栅结构210，且所述伪栅结构210覆盖所述鳍部202的部分顶部表面和部分侧壁表面。

所述伪栅结构210为单层结构或叠层结构。所述伪栅结构210包括伪栅层；或者所述伪栅结构210包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

本实施例中，在所述上拉晶体管区I以及下拉晶体管区II上形成伪栅结构210的工艺步骤中，还在所述通道栅晶体管区II上形成伪栅结构210。

本实施例中，由于所述上拉晶体管区I与所述下拉晶体管区II相邻接，相应使得所述伪栅结构210横跨所述上拉晶体管区I以及下拉晶体管区II，相应的，后续形成的栅电极层横跨所述上拉晶体管区I以及下拉晶体管区II。

在形成所述伪栅结构210之后，所述制造方法还包括：在各区域伪栅结构210两侧的鳍部202内形成各晶体管的源漏掺杂区。

在形成所述源漏掺杂区之后，去除所述伪栅结构210。本实施例中，可以采用干法刻蚀工艺、湿法刻蚀工艺或者SiCoNi刻蚀系统，去除所述伪栅结构210。

需要说明的是，在去除所述伪栅结构210之前，所述制造方法还包括：在所述伪栅结构210暴露出的基底上形成层间介质层(图未示)，所述层间介质层露出所述伪栅结构210的顶部。

参考图5，在去除所述伪栅结构210之后，在所述上拉晶体管区I以及下拉晶体管区II的部分基底上形成栅介质层204。

所述基底还包括通道栅晶体管区III，因此在形成所述栅介质层204的工艺步骤中，还在所述通道栅晶体管区III的部分基底上形成栅介质层204。

本实施例中，所述栅介质层204包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。具体地，形成栅介质层204的步骤中，所述栅介质层204横跨所述鳍部202，且覆盖所述鳍部202的部分顶部表面和侧壁表面。

所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部202之间的界面态密度，且避免所述高k栅介质层与鳍部202直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。

本实施例中，采用氧化工艺形成所述界面层，所形成的界面层仅形成于暴露出的鳍部202顶部表面和侧壁表面。在其他实施例中，还可以采用沉积工艺形成所述界面层，例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，所形成的界面层还位于所述隔离结构上。

所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO₂。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。可以采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述高k栅介质层。本实施例中，采用原子层沉积工艺形成所述高k栅介质层。

后续步骤包括在栅介质层204上形成功函数层。为了在后续的工艺步骤中，对所述栅介质层204起到保护作用，在形成第一功函数层之前，还包括：在所述栅介质层204上形成保护层。

参考图6，形成所述保护层的工艺步骤包括：在所述栅介质层204上形成盖帽层205；在所述盖帽层205上形成刻蚀停止层206，且所述刻蚀停止层206的材料与后续形成的第一功函数层的材料不同。

本实施例中，在形成所述保护层的工艺步骤中，还在所述通道栅晶体管区III的栅介质层204上形成所述保护层。

所述盖帽层205可以起到保护所述栅介质层204的作用，防止后续的刻蚀工艺对所述栅介质层204造成不必要的刻蚀损失，所述盖帽层205还有利于阻挡后续所形成栅电极层中的易扩散金属离子向所述栅介质层204内扩散。

本实施例中，所述盖帽层205的材料为TiN，采用原子层沉积工艺形成所述盖帽层，使所述盖帽层205具有良好的台阶覆盖性。

所述刻蚀停止层206与后续所形成功函数层的材料不同，从而使得后续刻蚀所述功函数层的刻蚀工艺对所述刻蚀停止层206的刻蚀速率较小，因此所述刻蚀停止层206在后续刻蚀所述功函数层的刻蚀工艺中起到刻蚀停止的作用，可以避免对所述栅介质层204造成刻蚀损伤。

本实施例中，所述刻蚀停止层的材料为TaN，采用原子层沉积工艺形成所述刻蚀停止层，使所述刻蚀停止层具有良好的台阶覆盖性。

参考图7，在所述栅介质层204上形成第一功函数层207，所述第一功函数层207的材料为P型功函数材料。

在形成所述第一功函数层207的工艺步骤中，还在所述通道栅晶体管区III上形成所述第一功函数层207。本实施例中，由于所述栅介质层204上形成有保护层，因此在所述保护层上形成所述第一功函数层207；具体地，在所述刻蚀停止层206上形成所述第一功函数层207。

所述第一功函数层207作为上拉晶体管区I对应的功函数层的一部分。

所述P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述第一功函数层207的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层207。

本实施例中，所述第一功函数层207的材料为TiN，所述第一功函数层207的厚度为10埃～30埃。

参考图8，刻蚀去除所述下拉晶体管区II的第一功函数层207。

本实施例中，为了满足下拉晶体管对阈值电压的需求，需刻蚀去除所述下拉晶体管区II的第一功函数层207，保留位于所述上拉晶体管区I的第一功函数层207作为上拉晶体管的功函数层的一部分。

具体地，刻蚀去除所述下拉晶体管区II的第一功函数层207的工艺步骤包括：在所述上拉晶体管区I以及通道栅晶体管区的第一功函数层207上形成第一图形层，所述第一图形层露出所述下拉晶体管区II的第一功函数层207；以所述第一图形层为掩膜，刻蚀去除所述下拉晶体管区II的第一功函数层207；去除所述第一图形层。

在刻蚀去除所述下拉晶体管区II的第一功函数层207的工艺过程中，位于所述下拉晶体管区II的刻蚀停止层206起到刻蚀停止的作用，避免对下拉晶体管区II的栅介质层204造成刻蚀损伤。

参考图9，刻蚀去除所述通道栅晶体管区III的第一功函数层207以及保护层。

本实施例中，还刻蚀去除所述通道栅晶体管区III的第一功函数层207以及保护层，暴露出所述通道栅晶体管区III的栅介质层204。其好处包括：

由于所述通道栅晶体管区III的第一功函数层207以及保护层均被刻蚀去除，使得后续在通道栅晶体管区III对应形成的功函数层厚度较薄；所述通道栅晶体管区III为NMOS区域，对于通道栅晶体管而言，功函数层越薄对应的阈值电压越低，从而有利于提高后续形成的通道栅晶体管的运行速率。

具体地，刻蚀去除所述通道栅晶体区III的第一功函数层207以及保护层的工艺步骤包括：在所述上拉晶体管区I的第一功函数层207上、以及下拉晶体管区II的保护层上形成第二图形层，所述第二图形层暴露出所述通道栅晶体管区III的第一功函数层207；以所述第二图形层为掩膜，刻蚀去除所述通道栅晶体管区III的第一功函数层207、刻蚀停止层206以及盖帽层205，直至露出所述通道栅晶体管区III的栅介质层204；去除所述第二图形层。

需要说明的是，本实施例中，先刻蚀去除所述下拉晶体管区II的第一功函数层207，后刻蚀去除所述通道栅晶体管区III的第一功函数层207以及保护层。在其他实施例中，还可以先刻蚀去除所述通道栅晶体管区的第一功函数层以及保护层，后刻蚀去除所述下拉晶体管区的第一功函数层；或者，先刻蚀去除所述下拉晶体管区以及通道栅晶体管区的第一功函数层，后刻蚀去除所述通道栅晶体管区的保护层。

参考图10，在剩余第一功函数层207以及下拉晶体管区II上形成第二功函数层208，所述第二功函数层208的材料为P型功函数材料。

本实施例中，在形成所述第二功函数层207的工艺步骤中，在所述下拉晶体管区II的保护层上形成所述第二功函数层208。

且在形成所述第二功函数层208的工艺步骤中，还在所述通道栅晶体管区III上形成所述第二功函数层208。具体地，在形成所述第二功函数层208的工艺步骤中，在所述通道栅晶体管区III的栅介质层204上形成所述第二功函数层208。

具体地，位于所述上拉晶体管区I的第二功函层208以及第一功函数层207共同构成后续形成的上拉晶体管的功函数层；位于所述通道栅晶体管区III的第二功函数层208作为后续形成的通道栅晶体管的功函数层的一部分。

所述第二功函数层208的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种。

本实施例中，所述第二功函数层208的材料与所述刻蚀停止层207的材料不同，所述第二功函数层208的材料为TiN，所述第二功函数层208的厚度为5埃～30埃。

参考图11，刻蚀去除所述下拉晶体管区II的第二功函数层208。

为了满足下拉晶体管区II后续形成的下拉晶体管对阈值电压的要求，需要刻蚀去除所述下拉晶体管区II的第二功函数层208。

具体地，刻蚀去除所述下拉晶体管区II的第二功函数层208的工艺步骤包括：在所述第二功函数层208上形成第三图形层，所述第三图形层暴露出所述下拉晶体管区II的第二功函数层208；以所述第三图形层为掩膜，刻蚀去除所述下拉晶体管区II的第二功函数层208，直至露出所述保护层表面；去除所述第三图形层。

在刻蚀去除所述下拉晶体管区II的第二功函数层208的工艺过程中，所述下拉晶体管区II的刻蚀停止层206起到刻蚀停止的作用，避免对下拉晶体管区II的栅介质层204造成刻蚀损伤。

本实施例中，在刻蚀去除所述下拉晶体管区II的第二功函数层208后，剩余第一功函数层207以及剩余第二功函数层208在所述上拉晶体管区I以及下拉晶体管区II相邻接处的侧壁齐平。

参考图12，在所述上拉晶体管区I的剩余第二功函数层208侧壁以及剩余第一功函数层207侧壁上形成扩散阻挡层212。

所述扩散阻挡层212的作用包括：后续会在所述上拉晶体管区I以及下拉晶体管区II上形成第三功函数层，且所述第三功函数层的材料为N型功函数材料；所述扩散阻挡层212有利于阻挡所述上拉晶体管区I与下拉晶体管区II交界处的功函数层之间的相互横向扩散，例如，阻挡所述交界处的第一功函数层207与第三功函数层材料之间的相互横向扩散，阻挡所述交界处的第二功函数层208与所述第三功函数层材料之间的相互横向扩散，从而改善后续形成的上拉晶体管与下拉晶体管之间的电学参数失配。

本实施例中，为了降低形成所述扩散阻挡层212的工艺难度，采用沉积工艺形成所述扩散阻挡层212；在形成所述扩散阻挡层212的工艺步骤中，还在所述上拉晶体管区I的第二功函数层208顶部上以及下拉晶体管区II的栅介质层204上形成所述扩散阻挡层212。

具体地，本实施例中，由于所述下拉晶体管区II的栅介质层204上还形成有保护层，因此在所述下拉晶体管区II的栅介质层204上形成扩散阻挡层212的工艺步骤中，在所述下拉晶体管区II的保护层上形成所述扩散阻挡层212。

所述基底还包括通道栅晶体管区III，为此，在形成所述扩散阻挡层212的工艺步骤中，还在所述通道栅晶体管区III的第二功函数层208上形成所述扩散阻挡层212。

本实施例中，所述扩散阻挡层212的材料为TaN。在其他实施例中，所述扩散阻挡层212的材料还可以为TaCN。

所述扩散阻挡层212的厚度不宜过薄，也不宜过厚。如果所述扩散阻挡层212的厚度过薄，则所述扩散阻挡层212阻挡后续交界处的功函数层之间相互横向扩散的能力过弱；如果所述扩散阻挡层212的厚度过厚，则所述扩散阻挡层212会对后续形成的上拉晶体管阈值电压或者下拉晶体管阈值电压造成不良影响。

为此，本实施例中，所述扩散阻挡层212的厚度为5埃～20埃。

本实施例中，采用原子层沉积工艺形成所述扩散阻挡层212，有利于提高所述扩散阻挡层212的台阶覆盖能力，提高形成的扩散阻挡层212的厚度均匀性。需要说明的是，在其他实施例中，还可以采用化学气相沉积或者物理气相沉积工艺，形成所述扩散阻挡层。

此外，由于剩余第一功函数层207以及剩余第二功函数层208在所述上拉晶体管区I以及下拉晶体管区II相邻接处的侧壁齐平，使得在所述第一功函数层207侧壁以及第二功函数层208侧壁上形成的扩散阻挡层212的形貌良好且厚度均匀性好，从而进一步的提高所述扩散阻挡层212阻挡功函数层之间相互横向扩散的能力。

参考图13，在所述扩散阻挡层212上、上拉晶体管区I的第二功函数层208顶部上以及下拉晶体管区II的栅介质层204上形成第三功函数层209，所述第三功函数层209的材料为N型功函数材料。

本实施例中，在形成所述第三功函数层209的工艺步骤中，形成的所述第三功函数层209位于所述上拉晶体管区I以及下拉晶体管区II的扩散阻挡层212上；且形成的所述第三功函数层209还位于所述通道栅晶体管区III的扩散阻挡层212上。

位于所述下拉晶体管区II的第三功函数层209作为下拉晶体管区II对应的功函数层，用于调节后续形成的下拉晶体管的阈值电压；位于所述通道栅晶体管区III的第三功函数层209以及第二功函数层208作为通道栅晶体管区III对应的功函数层，用于调节后续形成的通道栅晶体管的阈值电压。

位于所述上拉晶体管区I的第一功函数层207以及第二功函数层208作为上拉晶体管区I对应的功函数层，用于调节后续形成的上拉晶体管的阈值电压。

需要说明的是，为了减少工艺步骤、节约光罩，本实施例中，在形成所述第三功函数层209之后，保留位于所述上拉晶体管区I的第三功函数层209。还需要说明的是，在其他实施例中，在形成所述第三功函数层之后，还可以刻蚀去除所述上拉晶体管区的第三功函数层。

所述第三功函数层209为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述第三功函数层209的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第三功函数层209。本实施例中，所述第三功函数层209的材料为TiAl。

所述第三功函数层209厚度根据所述上拉晶体管以及通道栅晶体管的阈值电压而定。本实施例中，所述第三功函数层209的厚度为20埃～70埃。

参考图14，在所述第三功函数层209上形成栅电极层211。

本实施例中，在所述上拉晶体管区I、下拉晶体管区II以及通道栅晶体管区III的第三功函数层209上形成所述栅电极层211。其中，所述上拉晶体管区I以及下拉晶体管区II的栅电极层211横跨所述上拉晶体管区I以及下拉晶体管区II，也可以认为，所述上拉晶体管区I与下拉晶体管区II共用同一个栅电极层211。

本实施例中，所述栅电极层211的材料包括Al、Cu、Ag、Au、Pt、Ni、Ti或W中的一种或多种。

具体地，形成所述栅电极层211的工艺步骤包括：在所述第三功函数层209上形成栅电极膜，所述栅电极膜顶部高于所述层间介质层(未图示)顶部；研磨去除高于所述层间介质层顶部的栅电极膜，形成所述栅电极层211。

本发明实施例提供的SRAM器件的形成方法技术方案中，所述上拉晶体管区I与下拉晶体管区II相邻接，且由于所述第一功函数层207以及第二功函数层208仅位于所述上拉晶体管区I；上拉晶体管区I与下拉晶体管区II交界处的第一功函数层207和第二功函数层208与所述第三功函数层209之间被所述扩散阻挡层212阻挡，所述扩散阻挡层212有利于阻挡所述交界处的第一功函数层207与第三功函数层209之间相互横向扩散，且有利于阻挡所述交界处的第二功函数层208与所述第三功函数层209之间相互横向扩散，从而改善了形成的SRAM器件的电学性能，例如提高上拉晶体管和下拉晶体管之间的电学参数失配。

具体地，所述扩散阻挡层212有利于阻挡所述交界处的第三功函数层209中的Al离子向第一功函数层207横向扩散，还有利于阻挡所述交界处的第三功函数层209中的Al离子向第二功函数层208横向扩散。保证所述上拉晶体管区I的功函数层的等效功函数值保持不变，所述下拉晶体管区II的功函数层的等效功函数值保持不变，从而避免对上拉晶体管以及下拉晶体管的阈值电压造成不良影响，改善上拉晶体管与下拉晶体管的电学参数失配。

本实施例中，在所述上拉晶体管区I与下拉晶体管区II相邻接处的第一功函数层207侧壁与第二功函数层208侧壁齐平，有利于提高所述交界处的扩散阻挡层212厚度均匀性，从而进一步的提高所述扩散阻挡层212阻挡扩散的能力，进一步的改善形成的SRAM器件的电学性能。

此外，本实施例中，所述形成的SRAM器件还满足读取冗余度以及写入冗余度的要求。

相应的，本发明还提供一种SRAM器件，参考图14，所述SRAM器件包括：

基底，所述基底包括相邻接的上拉晶体管区I以及下拉晶体管区II；

位于所述上拉晶体管区I以及下拉晶体管区II的部分基底上的栅介质层204；

位于所述上拉晶体管区I的栅介质层204上的第一功函数层207以及位于所述第一功函数层207上的第二功函数层208，所述第一功函数层207以及第二功函数层208的材料均为P型功函数材料；

位于所述上拉晶体管区I的第二功函数层208侧壁以及第一功函数层207侧壁上的扩散阻挡层212；

位于所述扩散阻挡层212上、上拉晶体管区I的第二功函数层208顶部上以及下拉晶体管区II的栅介质层204上的第三功函数层209，所述第三功函数层209的材料为N型功函数材料；

位于所述第三功函数层209上的栅电极层211。

以下将结合附图对本发明实施例提供的SRAM器件进行详细说明。

本实施例中，所述下拉晶体管区II包括第一下拉晶体管区与第二下拉晶体管区，且所述第一下拉晶体管区与所述上拉晶体管区相邻接，所述第一下拉晶体管区具有第一下拉晶体管，所述第二下拉晶体管区具有第二下拉晶体管。

所述基底还包括通道栅晶体管区III，且所述栅介质层204还位于所述通道栅晶体管区III的基底上；其中，所述第二功函数层208还位于所述通道栅晶体管区III的栅介质层204上；所述扩散阻挡层212还位于所述通道栅晶体管区III的第二功函数层208上；所述第三功函数层209还位于所述通道栅晶体管区III的扩散阻挡层212上。

以所述SRAM器件为鳍式场效应管为例，所述基底包括衬底201以及位于所述衬底201上的鳍部202，所述基底还包括，位于所述鳍部202露出的衬底201上的隔离结构214，所述隔离结构214覆盖所述鳍部202部分侧壁，且所述隔离结构214顶部低于所述鳍部202顶部。

本实施例中，所述上拉晶体管区I具有一个鳍部202；所述下拉晶体管区II具有两个鳍部202，其中，一个鳍部202为所述第一下拉晶体管区提供工艺平台，另一个鳍部202为所述第二下拉晶体管区提供工艺平台；所述通道栅晶体管区III具有一个鳍部202。

有关所述基底以及栅介质层204的详细说明可请参考前述实施例的相应描述，在此不再赘述。

所述第一功函数层207的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第二功函数层208的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种；所述第三功函数层209的材料为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或几种。

本实施例中，所述第一功函数层207的材料为TiN，所述第二功函数层208的材料为TiN；所述第三功函数层209的材料为TiAl。

本实施例中，所述第一功函数层207的厚度为10埃～30埃；所述第二功函数层208的厚度为5埃～30埃；所述第三功函数层209的厚度为20埃～70埃。

所述SRAM器件还包括：位于所述上拉晶体管区I的栅介质层204与所述第一功函数层207之间的保护层，且所述保护层还位于所述下拉晶体管区II的栅介质层204与第三功函数层209之间。

所述保护层起到保护栅介质层204的作用。本实施例中，所述保护层包括：位于所述栅介质层204上的盖帽层205以及位于所述盖帽层205上的刻蚀停止层206。其中，所述盖帽层205的材料为TiN，所述刻蚀停止层206的材料为TaN。

所述扩散阻挡层212还位于所述上拉晶体管区I的第二功函数层208顶部上以及下拉晶体管区II的栅介质层204上。由于所述下拉晶体管区II的栅介质层204上具有保护层，为此，所述下拉晶体管区II的扩散阻挡层212位于所述下拉晶体管区II的保护层上。

本实施例中，所述扩散阻挡层212的材料为TiaN。在其他实施例中，所述扩散阻挡层的材料还可以为TaCN。

本实施例中，所述扩散阻挡层212的厚度为5埃～20埃。有关所述扩散阻挡层212的厚度的选取原则，可参考前述实施例的相应说明，在此不再赘述。

本发明提供的SRAM器件中，所述上拉晶体管区I与下拉晶体管区II相邻接，且由于所述第一功函数层207以及第二功函数层208仅位于所述上拉晶体管区I；上拉晶体管区I与下拉晶体管区II交界处的第一功函数层207和第二功函数层208与所述第三功函数层209之间被所述扩散阻挡层212阻挡，所述扩散阻挡层212有利于阻挡所述交界处的第一功函数层207与第三功函数层209之间相互横向扩散，且有利于阻挡所述交界处的第二功函数层208与所述第三功函数层209之间相互横向扩散，从而改善了SRAM器件的电学性能，例如提高上拉晶体管和下拉晶体管之间的电学参数失配。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。