半导体器件结构及其制作方法、阵列基板和显示装置与流程

本申请一般涉及显示技术领域，尤其涉及一种半导体器件结构及其制作方法、阵列基板和显示装置。

背景技术：

随着技术的不断发展，大尺寸和高分辨率已经成为平板显示的发展趋势，而大尺寸和高分辨率的显示面板所需的薄膜晶体管(thinfilmtransistor，tft)的迁移率也相应地提高。

低温多晶硅(lowtemperaturepoly-silicon，ltps)tft具有迁移率高(>100cm²v^-1s^-1)、驱动能力强(开态电流可大于5e-5a)等优点，但是，关态电流(或称漏电流)大(>1e-12a)却成为其发展的制约因素。

相比之下，铟镓锌氧化物(indiumgalliumzincoxide，igzo)tft可具有较好的迁移率(10～25cm²v^-1s^-1)和较好的关态电流(1e-14a)，但是相应地，其开态电流也较低(1e-5a，约为ltps-tft的五分之一)。并且，在现有的生产工艺中，沟道长度通常可做到例如3μm左右，受工艺条件和良率的制约，难以将沟道长度进一步缩小，也就是说现有工艺无法通过减小沟道长度来进一步提高开态电流。

因此，如何获得低关态电流和高开态电流的薄膜晶体管成为当前迫切需要解决的问题。

技术实现要素：

鉴于现有技术中的上述缺陷或不足，期望提供一种半导体器件结构及其制作方法、阵列基板和显示装置，以期解决现有技术中存在的技术问题。

根据本申请的一个方面，提供了一种半导体器件结构，包括设置在衬底基板上的至少一个第一晶体管和至少一个第二晶体管；第一晶体管包括第一栅极和第一有源层，第一有源层包括第一源极、第一漏极以及在第一源极和第一漏极之间的第一沟道区；第二晶体管包括第二栅极和第二有源层，第二有源层包括第一区域、第二区域以及在第一区域和第二区域之间的第二沟道区，第一区域与第一源极和/或第一漏极彼此接触地电连接，第一区域到衬底基板的距离大于第二区域到衬底基板的距离；第一有源层为多晶硅层，第二有源层为氧化物半导体层。

在一些实施例中，半导体器件结构还包括金属电极块，金属电极块与第二区域彼此接触地电连接以形成第二晶体管的第二源极/第二漏极。

在一些实施例中，半导体器件结构还包括金属遮光区，金属遮光区与第一沟道区对应设置；其中，金属遮光区与金属电极块位于同一层。

在一些实施例中，通过离子掺杂使第二区域形成第二晶体管的第二源极/第二漏极。

在一些实施例中，氧化物半导体层包括铟镓锌氧化物。

在一些实施例中，第二栅极与第一栅极位于同一层。

在一些实施例中，半导体器件结构包括至少两个第一晶体管。

在一些实施例中，半导体器件结构包括至少两个第二晶体管。

在一些实施例中，第二沟道区在第一区域和第二区域之间的距离l≤600nm。

根据本申请的另一方面还提供了一种半导体器件结构的制作方法，半导体器件结构包括设置在衬底基板上的至少一个第一晶体管和至少一个第二晶体管，该方法包括：形成第一栅极；形成第二栅极；沉积多晶硅膜以形成第一有源层，第一有源层包括第一源极、第一漏极以及位于第一源极和第一漏极之间的第一沟道区；沉积氧化物半导体膜以形成第二有源层，第二有源层包括第一区域、第二区域以及在第一区域和第二区域之间的第二沟道区，第一区域与第一源极和/或第一漏极彼此接触地电连接，第一区域到衬底基板的距离大于第二区域到衬底基板的距离。

在一些实施例中，该方法还包括：沉积金属遮光膜以形成金属遮光区和金属电极块，金属电极块与第二区域彼此接触地电连接以形成第二晶体管的第二源极/第二漏极。

在一些实施例中，该方法还包括：对第二区域进行离子掺杂以形成第二晶体管的第二源极/第二漏极。

在一些实施例中，第一栅极和第二栅极通过刻蚀同一层金属导电膜而形成。

根据本申请的又一方面还提供了一种阵列基板，包括如上的半导体器件结构。

根据本申请的再一方面还提供了一种显示装置，包括如上的阵列基板。

本申请提供的半导体器件结构及其制作方法、阵列基板和显示装置，通过将第二有源层设置为在垂直衬底基板的方向上具有高度差，并利用该高度差形成沟道区，减小了沟道长度，提高开态电流，并通过设置第一晶体管分压增强可靠性，从而实现高开态电流和低关态电流的半导体器件结构。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1示出了本申请一个实施例的半导体器件结构的示意图；

图2a～图2e示出了图1所示的实施例的半导体器件结构的制备工艺的俯视图；

图3a～图3e为图2a～图2e沿线ab的截面图；

图4示出了本申请另一实施例的半导体器件结构的示意图；

图5示出了本申请又一实施例的半导体器件结构的示意图；

图6a～图6f示出了图5所示的实施例的半导体器件结构的制备工艺的示意图；

图7a示出了本申请再一实施例的半导体器件结构的俯视图；

图7b为图7a沿线cd的截面图；

图8a示出了本申请再一实施例的半导体器件结构的俯视图；

图8b为图8a沿线ef的截面图；

图8c示出了图8a所示的实施例的另一示例的示意图；

图9示出了本申请半导体器件结构的制作方法的一个实施例的示意性流程图；

图10示出了本申请的显示装置的一个实施例的示意性结构图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

图1示出了本申请一个实施例的半导体器件结构的示意图。

如图1所示，半导体器件结构可包括设置在衬底基板110上的至少一个第一晶体管tp和至少一个第二晶体管to。

第一晶体管tp可包括第一栅极171和第一有源层，第一有源层可包括第一源极151、第一漏极152以及在第一源极151和第一漏极152之间的第一沟道区153，并且第一有源层可以是多晶硅层。

第二晶体管to可包括第二栅极172和第二有源层，第二有源层可包括第一区域141、第二区域142以及在第一区域141和第二区域142之间的第二沟道区143(或第三区域143)，并且第二有源层可以是氧化物半导体层。

其中，第一区域141与第一源极151可彼此接触地电连接，这样第一晶体管tp的第一源极151可用作第二晶体管to的第二漏极，而第二区域142可用作第二晶体管to的第二源极。

第一有源层和第二有源层可设置在衬底基板110上的缓冲层130表面，缓冲层130可具有凹陷部，第一有源层与凹陷部的侧壁邻接，第二有源层可设置在该凹陷部的表面上并且第二有源层可覆盖凹陷部与第一有源层邻接的侧壁表面。第一区域141到衬底基板110的距离可大于第二区域142到衬底基板110的距离，即第二晶体管to的第二漏极和第二源极之间在垂直衬底基板110的方向上具有高度差。

从图1可以看出，第二沟道区143利用该高度差而形成，第二沟道区143的沟道长度可以很小(远小于3μm，例如，0.5μm、0.3μm甚至更低，这由缓冲层130的凹陷部侧壁的高度而定)，因此，第二晶体管to的沟道宽度和沟道长度的比值可以很大，可具有较高的开态电流。同时，由于第一晶体管tp的第一有源层是多晶硅层，其具有较高开态电流，且能够进行分压，使得第二晶体管to不易于被击穿，确保了半导体器件结构的可靠性且整个半导体器件结构具有较高的开态电流。

因此，本实施例中，通过在缓冲层的凹陷部表面形成具有高度差的第二有源层，减小第二沟道区的沟道长度，提高了开态电流，并通过设置第一晶体管分压增强可靠性。另一方面，由于氧化物半导体tft具有较低的关态电流，限制上述半导体器件的整体关态电流，从而同时实现高开态电流和低关态电流的半导体器件结构。

尽管图1示出了第一区域141与第一源极151电连接，但本申请并不局限于此，第一区域141也可与第一漏极152电连接。

尽管图1示出了第二区域142与衬底基板110之间设置有部分厚度的缓冲层130，但本申请并不局限于此，缓冲层130也可被凹陷部贯穿。

尽管图1示出了第二有源层覆盖凹陷部的整个表面，但本申请并不局限于此，第二有源层可仅覆盖凹陷部的一部分，只要第二有源层覆盖凹陷部与第一有源层邻接的侧壁表面即可。

此外，可以理解的是，缓冲层130的凹陷部的侧壁可不必垂直于衬底基板110，这依实际的工艺参数而定，本申请不做限定。

可选地，可通过离子掺杂使第二区域142形成第二晶体管to的第二源极。

例如，可使用氦气对第二区域142的氧化物半导体进行等离子体处理，使其具有导体的特性，作为第二晶体管to的第二源极。

由于离子掺杂后的第二源极具有较好的导电特性，从而增强了第二晶体管to的驱动能力，实现较高的开态电流。

此外，当第一区域141与第一晶体管tp的第一漏极电连接时，可通过离子掺杂使第二区域142形成第二晶体管to的第二漏极。

可选地，氧化物半导体层可包括金属氧化物。

氧化物半导体层可以是单一金属氧化物，例如，氧化镓、氧化铟、氧化锡、氧化锌等；氧化物半导体层也可以是复合金属氧化物，例如，铟锡锌氧化物(indiumtinzincoxide，itzo)、铟镓锌氧化物(indiumgalliumzincoxide，igzo)、铟铝锌氧化物(indiumaluminumzincoxide，iazo)等。

可选地，氧化物半导体层可包括铟镓锌氧化物。

由于igzo薄膜制备方法简单，例如，可采用磁控溅射和脉冲激光沉积方法获得，从而可简化制作工艺；并且由于igzo薄膜易于在低温甚至室温下制备，可选择价格低廉的玻璃衬底和高分子柔性衬底，从而可降低生产成本。

现有技术的igzo-tft的开态电流低于ltps-tft的开态电流，例如，igzo-tft的开态电流仅为ltps-tft的开态电流的五分之一。而本实施例中，由于第二沟道区143的沟道长度可以做的很窄，使得igzo-tft可获得较高的开态电流。

可选地，第二沟道区143在第一区域141和第二区域142之间的距离(或沟道长度)l≤600nm。

由晶体管的电流公式：

其中，μ为电子迁移率，cox为晶体管的单位面积电容，w/l为沟道宽度和沟道长度之比，vgs为晶体管的栅极与源极电压之差，vth为阈值电压，vds为晶体管的漏极与源极电压之差。

可知，在晶体管的材料、沟道宽度和施加电压相同的情况下，电流i与沟道长度l成反比。当l≤600nm(约为现有技术的五分之一)时，igzo-tft可获得的开态电流约为现有技术的五倍，即与ltps-tft的驱动能力相当。

而对于关态电流，虽然减小沟道长度也会使得关态电流有所增加，但关态电流仍为10^-14数量级，并不会对暗态显示产生明显影响，并且与10^-12数量级相比要小的多，也就是说该示例的igzo-tft不仅具有与ltps-tft大致相同的驱动能力，更具有优于ltps-tft的暗态显示效果。

可以理解的是，当将上述的igzo-tft和ltps-tft应用于半导体器件结构时，半导体器件结构不仅可获得较强的驱动能力，同时还具有较低的关态电流。

第一栅极171和第二栅极172可位于同一层，也可位于不同的层上。

可选地，第一栅极171和第二栅极172可位于同一层。

当第一栅极171和第二栅极172位于同一层时，可在同一次图形化工艺中制作而成，从而简化半导体器件结构的制作工艺并降低生产成本。

下面结合图2a～图2e以及图3a～图3e来描述制作本实施例的半导体器件结构的工艺流程。

首先，在衬底基板110上依次沉积绝缘膜和多晶硅膜，通过图形化工艺形成缓冲层130和第一有源层150，如图2a和图3a所示。

其中，在缓冲层130中形成有凹陷部131，第一有源层150与凹陷部131的侧壁邻接。

尽管图3a示出了有源层150为u形，但这仅仅是示意性的。可以理解的是，有源层150可以是任意合适的形状，例如，条形、l形等。

可以理解的是，第一有源层150也可仅位于凹陷部131的一侧。

然后，对第一有源层150分别进行沟道掺杂和源漏区掺杂，在第一有源层150中分别形成第一沟道区153以及第一源极151和第一漏极153，如图2b和图3b所示。

可以理解的是，当第一有源层150的一部分用来形成第一晶体管tp时，第一有源层150中未用来形成第一晶体管tp的部分，例如，部分第一有源层154，可仅进行源漏区掺杂以形成掺杂电极。这样，当本实施例的半导体器件结构应用于阵列基板时，掺杂电极154可通过接触孔与数据线电连接。

接下来，在凹陷部131和第一有源层150上沉积氧化物半导体膜以形成第二有源层140，如图2c和图3c所示。

其中，第二有源层140覆盖第一有源层150的部分为第一区域141，第二有源层140在凹陷部131底部表面上的部分为第二区域142，第二有源层140覆盖凹陷部侧壁的部分为第二沟道区143(或第三区域143)，第二沟道区143连接第一区域140和第二区域142，并且第一区域140到衬底基板110的距离大于第二区域142到衬底基板110的距离。

当第一有源层150仅位于凹陷部131的一侧时，第二有源层140可覆盖凹陷部131该侧的侧壁表面。

然后，对第二有源层140进行离子掺杂，例如，在氦气中进行等离子体处理，使第二区域142中的氧化物呈现导体特性，作为第二晶体管to的第二源极，如图2d和图3d所示。

这样，当本实施例的半导体器件结构应用于阵列基板时，数据线可通过接触孔与第二区域142电连接。

最后，在第一有源层150和第二有源层140上依次沉积绝缘膜和金属导电膜，通过图形化工艺形成栅绝缘层160、第一栅极171和第二栅极172，如图2e和图3e所示。

其中，第一栅极171覆盖第一沟道区153，第二栅极172形成在凹陷部131的侧壁区域并覆盖第二沟道区143。

可以理解的是，第一栅极171和第二栅极172可在同一次图形化工艺中由同一层金属导电膜制作而成，也可在不同的图形化工艺中由不同的金属导电膜制作而成。当第一栅极171和第二栅极172由同一层金属导电膜刻蚀而成时，可简化半导体器件结构的制作工艺，降低生产成本。

由此，通过上述工艺完成了本实施例的半导体器件结构的制作。

继续参考图4，示出了本申请另一实施例的半导体器件结构的示意图。

与图1所示的实施例类似，本实施例中，半导体器件结构同样可包括第一晶体管tp和第二晶体管to。第一晶体管tp同样可包括第一栅极271以及由多晶硅形成的第一源极251、第一漏极252和第一沟道区253；第二晶体管to同样可包括第二栅极272以及由氧化物半导体形成的第一区域241、第二区域242和第二沟道区243。

与图1所示的实施例不同的是，如图4所示，本实施例中，半导体器件结构还可包括金属电极块221，金属电极块221可设置在衬底基板210和缓冲层230之间，并且金属电极块221与第二区域242彼此接触地电连接以形成第二晶体管to的第二源极/第二漏极。

具体而言，当第一区域241与第一晶体管tp的第一源极电连接时，金属电极块221用作第二晶体管to的第二源极；当第一区域241与第一晶体管tp的第一漏极电连接时，金属电极块221用作第二晶体管to的第二漏极。

本实施例中，通过在缓冲层的凹陷部表面形成具有高度差的第二有源层，减小了第二沟道区的沟道长度，提高了开态电流。

此外，通过设置金属电极块(相当于第二晶体管的第二源极/第二漏极)，从而不必对第二有源层进行离子掺杂，降低了工艺难度，简化了制作工艺；并且由于缓冲层在凹陷部侧壁上的距离即为第二沟道区的沟道长度，从而使第二沟道区的沟道长度更容易控制并可通过调节缓冲层的厚度方便地获得所需要的沟道长度。

可选地，半导体器件结构还包括金属遮光区220，金属遮光区220与第一沟道区253对应设置，并且金属遮光区220与金属电极块221位于同一层。

该方式的优势在于，可在同一次图形化工艺中，在形成金属遮光区220的同时，形成金属电极块221，可进一步简化半导体器件结构的制作工艺，降低生产成本。

尽管未示出，但可以理解的是，本实施例的金属电极块221可与金属遮光区220电连接；此外，当本实施例的半导体器件结构应用于阵列基板时，金属电极块221可进一步与数据线电连接，例如，通过接触孔。

继续参考图5，示出了本申请又一实施例的半导体器件结构的示意图。

与图1所示的实施例类似，本实施例中，半导体器件结构同样可包括第一晶体管和第二晶体管。第一晶体管同样可包括第一栅极371以及由多晶硅形成的第一源极351、第一漏极352和第一沟道区353；第二晶体管同样可包括第二栅极372以及由氧化物半导体形成的第一区域341、第二区域342和第二沟道区343。

与图1所示的实施例不同的是，如图5所示，本实施例中，第一晶体管和第二晶体管可以是底栅结构，即第一栅极371和第二栅极372可位于衬底基板310和第一有源层/第二有源层之间。

本实施例中，通过在缓冲层的凹陷部表面形成具有高度差的第二有源层，减小第二沟道区的沟道长度，提高了开态电流。此外，通过将晶体管设置底栅结构，使得半导体器件结构的适用性更广。

下面结合图6a～图6f来描述制作本实施例的半导体器件结构的工艺流程。

首先，在衬底基板310上形成缓冲层330，缓冲层330中形成有凹陷部331，如图6a所示。

接下来，在缓冲层330上形成第一栅极371和第二栅极372，其中第二栅极372形成在凹陷部331的侧表面上，如图6b所示。

接下来，在第一栅极371、第二栅极372和缓冲层330上形成栅绝缘层360和第一有源层350，如图6c所示。其中，栅绝缘层360覆盖第一栅极371和第二栅极372，第一有源层350覆盖第一栅极371并且第一有源层350可以是多晶硅。

然后，对第一有源层350分别进行沟道掺杂和源漏区掺杂，在第一有源层350中形成第一沟道区353以及第一源极351和第一漏极352，如图6d所示。

接下来，在与凹陷部331对应的栅绝缘层的凹陷区域形成第二有源层340，第二有源层340覆盖第一有源层350的部分为第一区域341，第二有源层340在凹陷区域的底部表面上的部分为第二区域342，第二有源层340之第一区域341和第二区域342之间的部分为第二沟道区343，第二沟道区343与第二栅极对应地设置，如图6e所示。其中，第二有源层340可以是氧化物半导体。

最后，对第二有源层340进行离子掺杂，使第二区域342形成导体，作为第二晶体管to的第二源极，如图6f所示。

当然，也可以在第二区域342上沉积形成金属电极块(未示出)，与第二区域342电连接，作为第二晶体管的第二源极，而不必对第二有源层340的第二区域342进行离子掺杂。

由此，通过上述工艺完成了本实施例的半导体器件结构的制作。

继续参考图7a和图7b，图7a示出了本申请再一实施例的半导体器件结构的俯视图，图7b为图7a沿线cd的截面图。

与图4所示的实施例类似，本实施例中，半导体器件结构同样可包括第一晶体管tp和第二晶体管to。第一晶体管tp同样可包括第一栅极471以及由多晶硅形成的第一源极451、第一漏极452和第一沟道区453；第二晶体管to同样可包括第二栅极472以及由氧化物半导体形成的第一区域441、第二区域442和第二沟道区443。

与图4所示的实施例不同的是，本实施例中对第二晶体管to的数量进行了进一步的限定。如图4所示，半导体器件结构可包括至少两个第二晶体管to，每个第二晶体管to的第二沟道区443均形成在缓冲层430的凹陷部的侧壁上。

本实施例中，通过设置至少两个第二晶体管，即，凹陷部的两侧的侧壁表面均形成第二晶体管，从而不需要对凹陷部上的第二有源层进行刻蚀，降低了工艺难度；并且由于不需要在凹陷部处设置接触孔，更容易实现数据线与第二晶体管的第二源极/第二漏极的电连接。

此外，如图7a所示，半导体器件结构还可包括扫描线470，扫描线470可与第一栅极471和第二栅极472电连接，并且扫描线470覆盖第一沟道区453和第二沟道区443。也就是说，第一栅极471和第二栅极472包含在扫描线470中。

本实施例中，通过将第一晶体管和第二晶体管设置在扫描线与u形有源层(包括第一有源层和第二有源层)交叠的区域，不仅减少了第一栅极和第二栅极的所占的区域，还减少了金属电极块和金属遮光区所占的区域，有利于提高开口率。

继续参考图8a和图8b，图8a示出了本申请再一实施例的半导体器件结构的俯视图，图8b为图8a沿线ef的截面图。

与图7a和图7b所示的实施例类似，本实施例中，半导体器件结构同样可包括第一晶体管tp和第二晶体管to。第一晶体管tp同样可包括第一栅极571以及由多晶硅形成的第一源极551、第一漏极552和第一沟道区553；第二晶体管to同样可包括第二栅极572以及由氧化物半导体形成的第一区域541、第二区域542和第二沟道区543。

与图7a和图7b所示的实施例不同的是，本实施例中对第一晶体管tp的数量进行了进一步的限定。如图8a和图8b所示，半导体器件结构可包括至少两个第一晶体管tp。

尽管图8a和图8b示出了两个第二晶体管to，但这仅仅是示意性的。可以理解的是，第二晶体管to也可以是一个或三个以上。

本实施例中，通过设置至少两个第一晶体管进行分压，使得第二晶体管更不易于被击穿，进一步增强了半导体器件结构的可靠性。

尽管图8a示出了第二栅极572覆盖整个第二有源层，但这仅仅是示意性的。可以理解的是，第二栅极572可覆盖部分第二有源层，只要第二栅极572覆盖第二有源层中的第二沟道区543(如图8c所示，第二沟道区543未在图8c中示意出)即可，本领域的技术人员可根据实际应用场景的需要来设置。

此外，本申请还公开了一种半导体器件结构的制作方法，用于制作上述各实施例的半导体器件结构。

图9示出了本申请半导体器件结构的制作方法的一个实施例的示意性流程图。

在本实施例中，包括至少一个第一晶体管和至少一个第二晶体管的半导体器件结构的制作方法可包括如下步骤：

步骤610，形成第一栅极。

步骤620，形成第二栅极。

可选地，第一栅极和第二栅极通过刻蚀同一层金属导电膜而形成。

当第一栅极和第二栅极位于同一层时，第一栅极和第二栅极可在同一个图形化工艺中通过刻蚀同一层金属导电膜制作而成，这样可简化半导体器件结构的制作工艺，降低生产成本。

步骤630，沉积多晶硅膜以形成第一有源层，第一有源层包括第一源极、第一漏极以及位于第一源极和第一漏极之间的第一沟道区。

步骤640，沉积氧化物半导体膜以形成第二有源层，第二有源层包括第一区域、第二区域以及在第一区域和第二区域之间的第二沟道区，第一区域与第一源极和/或第一漏极彼此接触地电连接，第一区域到衬底基板的距离大于第二区域到衬底基板的距离。

可选地，制作方法还包括：沉积金属遮光膜以形成金属遮光区和金属电极块，金属电极块与第二区域彼此接触地电连接以形成第二晶体管的第二源极/第二漏极。这样可在同一次图形化工艺中同时形成金属遮光区和金属电极块，简化了半导体器件结构的制作工艺，降低了生产成本。

可选地，制作方法还包括：对第二区域进行离子掺杂以形成第二晶体管的第二源极/第二漏极。

由于掺杂后的第二源极/第二漏极具有较好的导电特性，从而增强了第二晶体管的驱动能力，实现较高的开态电流。

应当注意的是，尽管图9示出了步骤610、步骤620、步骤630和步骤640的执行顺序，但这仅仅是示意性的。可以理解的是，步骤610、步骤620、步骤630和步骤640可以以不同于附图中所标记的顺序发生，例如，步骤610、步骤620实际上可基本并行地执行，步骤630和步骤640可先于步骤610和步骤620执行，这依所涉及的功能而定。

本申请还公开了一种阵列基板，包括由扫描线和数据线绝缘交叉形成的像素阵列，其中，每个子像素包括如上的半导体器件结构。

此外，阵列基板还包括设置在非显示区域的驱动电路，驱动电路可包括如上的半导体器件结构。

本申请还公开了一种显示装置，如图10中所示。其中，显示装置700可包括如上的阵列基板。本领域技术人员应当理解，显示装置除了包括如上的阵列基板之外，还可以包括一些其它的公知的结构。为了不模糊本申请的重点，将不再对这些公知的结构进行进一步描述。

本申请的显示装置可以是任何包含如上的阵列基板的装置，包括但不限于如图10所示的蜂窝式移动电话700、平板电脑、计算机的显示器、应用于智能穿戴设备上的显示器、应用于汽车等交通工具上的显示装置等等。只要显示装置包含了本申请公开的阵列基板的结构，便视为落入了本申请的保护范围之内。

本申请提供的半导体器件结构及其制作方法、阵列基板和显示装置，减小了具有较低关态电流的氧化物半导体tft的沟道区的沟道长度，提高了开态电流，并且由于第一晶体管分压，同时实现了高开态电流、低关态电流和高可靠性的半导体器件结构。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。