本揭露涉及半导体装置封装及其制造方法。
背景技术
在集成电路的封装中，半导体裸片可通过接合来堆叠，且可被接合到例如内插件及封装衬底等其它封装组件。所得封装被称为三维集成电路(3dic)。然而，翘曲、共面性及底胶爆裂问题对于3dic来说是挑战。
技术实现要素：
在一个方面中，本揭露涉及一种半导体装置封装，所述半导体装置封装包括衬底，其包含表面；半导体芯片，其位于所述衬底的所述表面上方；第一环结构，其位于所述衬底的所述表面上方；及第二环结构，其位于所述衬底的所述表面上方，其中所述第一环结构位于所述半导体芯片与所述第二环结构之间。
附图说明
当结合附图阅读时，依据以下详细描述最佳地理解本揭露的实施例的方面。应注意，根据行业中的标准实践，各种构件未按比例绘制。实际上，为论述清晰起见，可任意地增大或减小各种构件的尺寸。
图1是图解说明制造根据本揭露的一或多个实施例的各个方面的半导体装置封装的方法的流程图。
图2a、图2b、图2c、图2d、图2e及图2f是在制造根据本揭露的一或多个实施例的半导体装置封装的各种操作中的一个处的示意图。
图3a及图3b是根据本揭露的一或多个实施例的半导体装置封装的示意图。
图4a及图4b是根据本揭露的一或多个实施例的半导体装置封装的示意图。
图5是根据本揭露的一或多个实施例的半导体装置封装的示意性横截面图。
图6a、图6b、图6c及图6d是在制造根据本揭露的一或多个实施例的半导体装置封装的各种操作中的一个处的示意图。
图7a及图7b是根据本揭露的一或多个实施例的半导体装置封装的示意图。
具体实施方式
以下揭露内容提供许多不同实施例或实例以用于实施所提供标的物的不同特征。下文描述元件及布置的具体实例以简化本揭露。当然，这些只是实例并不打算具限制性。举例来说，在以下描述中，第一构件形成于或第二构件上方或第二构件上可包含其中第一构件与第二构件形成为直接接触的实施例，且还可包含其中额外特征可形成于第一构件与第二构件之间使得第一构件与第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的且实质上并不决定各种实施例及/或所论述配置之间的关系。
此外，本文中可为易于描述起见而使用空间相对术语(例如，“下方”、“下面”、“下部”、“上方”、“上部”、“上”等)来描述一个元件或构件与另一元件或构件的关系，如各图中所图解说明。除了图中所描绘的定向之外，空间相对术语还打算囊括装置及/或元件在使用中的不同定向。可以其它方式定向设备(旋转90度或处于其它定向)且因此可以其它方式解释本文中所使用的空间相对描述符。
如本文中所使用，例如“第一”、“第二”及“第三”等术语描述各种元件、组件、区、层及/或区段，这些元件、组件、区、层及/或区段不应受这些术语限制。这些术语可仅用于区分一个元件、组件、区、层或区段与另一元件、组件、区、层或区段。例如“第一”、“第二”及“第三”等术语当在本文中使用时并不暗示顺序或次序，除非上下文明确指示。
如本文中所使用，术语“大约”、“实质上”、“实质”及“约”是用于描述及解释小变化。当结合事件或情况使用时，术语可指代其中事件或情况精确地发生的例子以及其中事件或情况十分近似地发生的例子。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么所述两个数值可被视为“实质上”相同或相等。举例来说，“实质上”平行可指代相对于0°而小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。举例来说，“实质上”垂直可指代相对于90°而小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。
也可包含其它构件及制程。举例来说，可包含测试结构以辅助3d封装或3dic装置的检验测试。测试结构可包含(举例来说)形成于重布层中或衬底上允许测试3d封装或3dic、使用探针及/或探针卡等的测试垫。可对中间结构以及最终结构执行检验测试。另外，可结合并入对已知良好裸片的中间检验的测试方法使用本文中所揭示的结构及方法以提高合格率且减少成本。
在本揭露的一些实施例中，半导体装置封装包含形成于衬底上方且邻近于半导体芯片的环结构。环结构可经配置以约束底胶层、补偿衬底上由其它组件引发的应力及/或补偿衬底与其它组件之间的cte不匹配。
如本文中所使用，术语“环结构”指代实质上限定空间的结构。在一些实施例中，环结构可以是具有连续周界的连续环结构。在一些实施例中，环结构可包含数个分段式片段。在一些实施例中，环结构可以是绝缘的。在一些实施例中，环结构可以是导电的，且可被接地或被供以电位。
图1是图解说明制造根据本揭露的一或多个实施例的各个方面的半导体装置封装的方法的流程图。方法100开始于其中接收衬底的操作110。方法进行到其中在衬底的表面上方放置半导体芯片的操作120。在一些实施例中，利用例如导电凸块等电连接器将半导体芯片电连接到衬底。在一些实施例中，在半导体芯片与衬底之间形成底胶层。方法进行到其中在衬底的表面上方形成第一环结构的操作130。在一些实施例中，第一环结构是聚合物环结构。在一些实施例中，通过在衬底的表面上方选择性地施配光可固化材料且同时辐射光可固化材料来形成第一环结构。方法进行到其中在衬底的表面上方形成第二环结构的操作140，其中第一环结构位于半导体芯片与第二环结构之间。在一些实施例中，通过利用粘合剂层将导电环结构附接到衬底的表面来形成第二环结构。
方法100仅是实例，且并不打算将本揭露限制在权利要求书中明确引用的内容之外。可在方法100之前、期间及之后提供额外操作，且可针对方法的额外实施例而替换、清除或移动一些所描述操作。
图2a、图2b、图2c、图2d、图2e及图2f是在制造根据本揭露的一或多个实施例的半导体装置封装的各种操作中的一个处的示意图，其中图2a、图2b、图2c、图2d及图2e是示意性横截面图，且图2f是示意性俯视图。如图2a中所描绘，接收衬底10。在一些实施例中，衬底10可包含半导体衬底、封装衬底、印刷电路板(pcb)等。衬底10包含表面10a及与表面10a相对的另一表面10b。在一些实施例中，衬底10包含经配置以电互连放置于相对的表面10a与10b上的不同电子装置的电路层，例如贯穿通路、导电柱、导电杆、重布层等或上述各项的组合。在衬底10的表面10a上方放置一或多个半导体芯片20。在一些实施例中，半导体芯片20电连接到衬底10。在一些实施例中，半导体芯片20通过第一电导体24电连接到衬底10。在一些实施例中，第一电导体24可包含导电凸块，例如c4凸块、导电球、导电料膏等。在一些实施例中，半导体芯片20可包含一或多个半导体裸片21、集成扇出(info)裸片或其它适合裸片。在一些实施例中，半导体芯片20可被称为晶片上芯片(cow)结构。
如图2b中所描绘，在衬底10的表面10a上方形成第一环结构30。在一些实施例中，第一环结构30可包含与半导体芯片20的边缘20e间隔开但实质上环绕半导体芯片20的边缘20e的连续环结构。在一些实施例中，第一环结构30的形状可包含矩形环，但不限于此。在一些实施例中，第一环结构30的宽度可实质上介于约40微米到约3毫米之间的范围，但不限于此。在一些实施例中，第一环结构30包含绝缘环结构，例如聚合物环结构等。在一些实施例中，聚合物环结构的材料可包含但不限于丙烯酸树脂、环氧树脂、聚酰亚胺(pi)、聚苯并□唑(pbo)等。在一些实施例中，通过在衬底10的表面10a上方选择性地施配光可固化材料(例如丙烯酸树脂或环氧树脂)且同时辐射所述光可固化材料来形成第一环结构30。在一些实施例中，光可固化材料是通过印刷(例如喷墨印刷)被选择性地施配于衬底10上。在一些实施例中，在光可固化材料被施配的同时uv束辐射光可固化材料以减小光可固化材料的流动性。在一些实施例中，可通过将光可固化材料的施配及辐射重复数个循环以获得所要厚度来形成第一环结构30。在一些实施例中，第一环结构30的尺寸(例如与衬底10接触的面积)及第一环结构30的图案经配置以补偿应力。举例来说，可在衬底10的表面10a上方形成一个以上第一环结构30。
如图2c中所描绘，在半导体芯片20与衬底10之间形成底胶层26。在一些实施例中，在底胶层26形成之前形成的第一环结构30可经配置为坝状物以约束底胶层26。第一环结构30可有助于减小底胶层26的量及面积，且可减轻衬底10上由底胶层26引发的应力。第一环结构30还可有助于底胶层26爬升到半导体芯片20的边缘20e的至少一部分，由此有助于保护及固定半导体芯片20。在一些实施例中，第一环结构30有助于补偿底胶层26与衬底10之间的cte不匹配，且有助于补偿衬底10上的应力，使得衬底10共面性(cop)的可被减小，即衬底10的平坦度被改进。因此，可减轻衬底10的翘曲，可减小底胶爆裂风险，且可减轻或消除半导体芯片20与衬底10之间的第一电导体24的冷焊接头及凸块爆裂。
如图2d中所描绘，在衬底10上方形成第二环结构40。在一些实施例中，第二环结构40邻近于衬底10的周界，且第一环结构30位于半导体芯片20与第二环结构40之间。在一些实施例中，第二环结构40可包含沿着衬底10的周界实质上对准的连续环结构。在一些实施例中，第二环结构40的形状可包含矩形环，但不限于此。在一些实施例中，第二环结构40可包含导电环结构42，例如金属环结构等。在一些实施例中，第二环结构40可被接地或被供以电位。在一些实施例中，利用粘合剂层44将导电环结构42附接到衬底10的表面10a。在一些实施例中，粘合剂层44可包含热可固化粘合剂或光可固化粘合剂，且热固化或光固化可经执行以增强导电环结构42与衬底10之间的粘合性。在一些实施例中，第二环结构40经配置以增强衬底10的边缘的稳健性。在一些实施例中，第二环结构40经配置以屏蔽电磁干扰(emi)。在一些实施例中，第二环结构40经配置以为半导体芯片20提供热量耗散。
在一些实施例中，第一环结构30具有从衬底10的表面10a测量的第一高度h1，第二环结构40具有从衬底10的表面10a测量的第二高度h2，且半导体芯片20具有从衬底10的表面10a测量的第三高度h3。在一些实施例中，第二环结构40的第二高度h2高于半导体芯片20的第三高度h3，且第一环结构30的第一高度h1低于半导体芯片20的第三高度h3。在一些实施例中，第一环结构30的第一高度h1可实质上介于从约10微米到约1毫米的范围，但不限于此。在一些实施例中，第一环结构30比第二环结构40更软且更具柔性。
如图2e及图2f中所描绘，可在衬底10的表面10b上方形成第二电导体12以制造半导体装置封装1。在一些实施例中，通过衬底10中的电路层及第一电导体24将第二电导体12电连接到半导体芯片20。在一些实施例中，第二电导体12经配置建立半导体芯片20外部的电连接。在一些实施例中，半导体装置封装1可以是但不限于衬底上覆晶片上覆芯片(chip-on-wafer-on-substrate，cowos)封装。
本揭露的半导体装置封装及其制造方法并不限于上述实施例，而是可具有其它不同实施例。为了简化描述且方便在本揭露的实施例中的每一个之间进行比较，以下实施例中的每一个中的相同组件被标记上相同数字。为了更易于对实施例之间的差异进行比较，以下描述将详述不同实施例之间的差别且将不再赘述相同特征。
图3a及图3b是根据本揭露的一或多个实施例的半导体装置封装的示意图，其中图3a是示意性俯视图且图3b是示意性横截面图。如图3a及图3b中所描绘，半导体装置封装2可进一步包含位于衬底10的表面10a上方的至少一个无源组件28。在一些实施例中，无源组件28放置于第一环结构30与第二环结构40之间。在一些实施例中，第一环结构30经配置为坝状物以阻挡底胶层26潜伸或流淌到无源组件28，以便保护无源组件28。在一些实施例中，无源组件28可被放置于第一环结构30的一侧、两侧、三侧或四侧处。在一些实施例中，无源组件28可包含电阻器组件、电容器组件、电感器组件或上述组件的组合。在一些实施例中，第一环结构30经配置以补偿底胶层26与衬底10之间的cte不匹配，且补偿衬底10上的应力，使得衬底10的共面性(cop)被减小。因此，可减轻衬底10的翘曲，可减小底胶爆裂风险，且可减轻或消除半导体芯片20与衬底10之间的第一电导体24的冷焊接头及凸块爆裂。
图4a及图4b是根据本揭露的一或多个实施例的半导体装置封装的示意图，其中图4a是示意性俯视图且图4b是示意性横截面图。如图4a及图4b中所描绘，半导体装置封装3的底胶层26可不与第一环结构30接触。在一些实施例中，第一环结构30经配置以补偿底胶层26与衬底10之间的cte不匹配且补偿衬底10上的应力，使得衬底10的共面性(cop)被减小。因此，可减轻衬底10的翘曲，可减小底胶爆裂风险，且可减轻或消除半导体芯片20与衬底10之间的第一电导体24的冷焊接头及凸块爆裂。在一些实施例中，半导体装置封装3可进一步包含位于衬底10的表面10a上方的至少一个无源组件28。在一些实施例中，无源组件28放置于第一环结构30与第二环结构40之间。
图5是根据本揭露的一或多个实施例的半导体装置封装的示意性横截面图。如图5中所描绘，半导体装置封装4可进一步包含位于第二环结构40上方的散热器46。在一些实施例中，散热器46经配置以为半导体芯片20增加热量耗散。在一些实施例中，散热器46可包含金属散热器。在一些实施例中，散热器46还经配置以为半导体装置20提供emi屏蔽。
图6a、图6b、图6c及图6d是在制造根据本揭露的一或多个实施例的半导体装置封装的各种操作中的一个处的示意图，其中图6a、图6b及图6c是示意性俯视图且图6d是示意性横截面图。如图6a中所描绘，接收衬底10。在一些实施例中，衬底10可包含半导体衬底、封装衬底、印刷电路板(pcb)等。衬底10包含表面10a及与表面10a相对的另一表面10b(图6d中展示)。在一些实施例中，衬底10包含经配置以电互连放置于相对表面10a及10b上的不同电子装置的电路层，例如贯穿通路、导电柱、导电杆、重布层等或上述各项的组合。在衬底10的表面10a上方放置一或多个半导体芯片20。在一些实施例中，半导体芯片20电连接到衬底10。在一些实施例中，半导体芯片20通过第一电导体24电连接到衬底10。在一些实施例中，第一电导体24可包含导电凸块，例如c4凸块、导电球、导电料膏等。在一些实施例中，半导体芯片20可以是晶片上芯片(cow)结构，但不限于此。在一些实施例中，半导体芯片20可包含一或多个半导体裸片21、另一衬底22、导电结构23、底胶层24及囊封剂25。在一些实施例中，半导体裸片21通过例如导电凸块等导电结构23电连接到衬底22。底胶层24放置于半导体裸片21与衬底22之间且环绕导电结构23。囊封剂25囊封半导体裸片21。在一些实施例中，无源组件28放置于衬底10的表面10a上方。在一些实施例中，无源组件28可包含电阻器组件、电容器组件、电感器组件或上述组件的组合。在一些实施例中，将粘合剂层14施涂到衬底10的表面10a。在一些实施例中，粘合剂层14包含经配置以附接待形成环结构的两个环形图案。在一些实施例中，粘合剂层14的内环形图案位于半导体芯片20与无源组件28之间，且粘合剂层14的外环形图案邻近于衬底10的周界。
应明白，半导体芯片20、无源组件28及粘合剂层14的形成顺序可以互换。在一些实施例中，可在形成粘合剂层14之前将半导体芯片20及无源组件28放置于衬底10的表面10a上方。在一些实施例中，可在形成半导体芯片20及无源组件28之前将粘合剂层14施涂到衬底10的表面10a。
如图6b中所描绘，在粘合剂层14的内环形图案上方形成第一环结构30，且在粘合剂层14的外环形图案上方形成第二环结构40。在一些实施例中，粘合剂层14可包含热可固化粘合剂或光可固化粘合剂，且热固化或光固化可经执行以增强第一环结构30与衬底10之间的粘合性及第二环结构40与衬底10之间的粘合性。在一些实施例中，第一环结构30可包含与半导体芯片20的边缘20e间隔开但实质上环绕半导体芯片20的边缘20e的连续环结构。在一些实施例中，第一环结构30的形状可包含矩形环，但不限于此。在一些实施例中，第二环结构40可包含沿着衬底10的周界实质上对准的连续环结构。在一些实施例中，第二环结构40的形状可包含矩形环，但不限于此。
在一些实施例中，利用粘合剂层14在衬底10的表面10a上方形成第一环结构30及第二环结构40。在一些实施例中，第一环结构30与第二环结构40是同时形成。在一些实施例中，第一环结构30及第二环结构40可包含导电环结构，例如金属环结构等。在一些实施例中，第一环结构30可被接地或被供以电位。在一些实施例中，第二环结构40可被接地或被供以电位。在一些实施例中，第一环结构30与第二环结构40可彼此电连接。在一些实施例中，第二环结构40经配置以屏蔽电磁干扰(emi)。在一些实施例中，第二环结构40经配置以为半导体芯片20提供热量耗散。
如图6c及图6d中所描绘，在半导体芯片20与衬底10之间形成底胶层26以形成半导体装置封装5。在一些实施例中，第二电导体12可形成于衬底10的表面10b上方。在一些实施例中，半导体装置封装5可以是但不限于衬底上覆晶片上覆芯片(cowos)封装。在一些实施例中，第一环结构30经配置为坝状物以约束底胶层26，使得底胶层26可爬升到半导体芯片20的边缘20e的至少一部分，由此有助于保护及固定半导体芯片20。在一些实施例中，第一环结构30有助于补偿底胶层26与衬底10之间的cte不匹配，且有助于补偿衬底10上的应力，使得衬底10的共面性(cop)可被减小，即衬底10的平坦形被改进。因此，可减轻衬底10的翘曲，可减小底胶爆裂风险，且可减轻或消除半导体芯片20与衬底10之间的第一电导体24的冷焊接头及凸块爆裂。在一些实施例中，半导体装置封装5可进一步包含连接到第一环结构30及第二环结构40的肋状结构32。在一些实施例中，肋状结构32与第一环结构30及第二环结构40同时形成。在一些实施例中，肋状结构32经配置以有助于增强第一环结构30及第二环结构40的稳健性。在一些实施例中，肋状结构32经配置以补偿衬底10上的应力。肋状结构32的面积、形状及布置不受限制而是可被修改。
在一些实施例中，第一环结构30具有从衬底10的表面10a测量的第一高度h1，第二环结构40具有从衬底10的表面10a测量的第二高度h2，且半导体芯片20具有从衬底10的表面10a测量的第三高度h3。在一些实施例中，第二环结构40的第二高度h2实质上等于第一环结构30的第一高度h1，且第二环结构40的第二高度h2及第一环结构30的第一高度h1高于半导体芯片20的第三高度h3。在一些实施例中，第一环结构30的第一高度h1可实质上介于约10微米到约1毫米的范围，但不限于此。在一些实施例中，散热器可放置于第一环结构30及第二环结构40上方，且经配置以有助于半导体芯片20的热量耗散。
图7a及图7b是根据本揭露的一或多个实施例的半导体装置封装的示意图，其中图7a是示意性俯视图且图7b是示意性横截面图。如图7a及图7b中所描绘，不同于图6c及图6d中的半导体装置封装5，半导体装置封装6的第一环结构30及第二环结构40的图案被修改。在一些实施例中，无源组件28未放置于半导体芯片20的所有侧处，且第一环结构30及第二环结构40可经集成以彼此连接。在一些实施例中，无源组件28放置于半导体芯片20的一侧处，位于半导体芯片20的此侧处的第一环结构30及第二环结构40彼此间隔开以分配无源组件28，而位于半导体芯片20的另一侧处的第一环结构30及第二环结构40可被连接起来。
在本揭露的一些实施例中，半导体装置封装包含经配置为坝状物以约束底胶层使得底胶层可不会流淌到无源组件的环结构。环结构可有助于减小底胶层的量及面积，且可减轻衬底上由底胶层引发的应力。环结构还可有助于底胶层爬升到半导体芯片的边缘，且因此有助于保护及固定半导体芯片。环结构还有助于补偿底胶层与衬底之间的cte不匹配，且有助于补偿衬底上的应力，使得衬底的共面性(cop)可被减小。借助环结构，可减轻衬底的翘曲，可减小底胶爆裂风险，且可减轻或消除半导体芯片与衬底之间的冷焊接头及凸块爆裂。
在一个示范性方面中，半导体装置封装包含衬底、半导体芯片、第一环结构及第二环结构。所述衬底包含表面。所述半导体芯片位于所述衬底的所述表面上方。所述第一环结构位于所述衬底的所述表面上方。所述第二环结构位于所述衬底的所述表面上方，其中所述第一环结构位于所述半导体芯片与所述第二环结构之间。
在另一方面中，半导体装置封装包含衬底、半导体芯片、至少一个无源组件及第一环结构。所述衬底包含表面。所述半导体芯片位于所述衬底的所述表面上方。所述至少一个无源组件位于所述衬底的所述表面上方。所述第一环结构位于所述衬底的所述表面上方且位于所述半导体芯片与所述至少一个无源组件之间。
在又一方面中，提供一种用于制造半导体装置封装的方法。接收衬底。在所述衬底的表面上方放置半导体芯片。在所述衬底的所述表面上方形成第一环结构。在所述衬底的所述表面上方形成第二环结构，其中所述第一环结构位于所述半导体芯片与所述第二环结构之间。
前述内容概述数个实施例的结构使得所属领域的技术人员可更好地理解本揭露的各方面。所属领域的技术人员应明白，其可容易地将本揭露用作用于设计或修改其它制程及结构以实施相同目的及/或实现本文中所引入的实施例的相同优势的基础。所属领域的技术人员还应意识到，这些等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下做出各种改变、替代及更改。