无引脚网格阵列导线架预成形体及导线架封装结构的制作方法

本实用新型涉及导线架预成形体及导线架封装结构，特别是涉及一种无引脚网格阵列导线架预成形体，及含有该无引脚网格阵列导线架预成形体的导线架封装结构。

背景技术：

参阅图1，美国专利第US8652879 B2公告号公开一种无引脚网格阵列导线架封装结构。其主要是利用在一导电基板112上电镀形成多个彼此间隔的芯片座(die pads)122及多个接触垫(contact pads)124，接着将芯片(die)132设置于所述芯片座122上。然后利用导线(wire)134将所述芯片132与接触垫124电连接；接着，再利用一由绝缘高分子材料所构成的封装胶层142将所述芯片132包覆封装，最后，将该基板112移除并切单，即可得到独立的芯片封装结构。

然而前述结构，因为形成的所述芯片座122与该导电基板112的表面间会有一高度落差，而在导线架封装密度要求越来越高的状况下，芯片座122的尺寸也越来越小，因此当所述芯片座122的尺寸微缩至小于所述芯片132的尺寸时，设置于所述芯片座122上的芯片132在后续制程时容易因为该芯片座122的面积较小，支撑平稳性不佳，而容易会有倾倒或位移的缺点。

技术实现要素：

本实用新型的目的在于提供一种可预防芯片倾倒的无引脚网格阵列导线架预成形体。

本实用新型的无引脚网格阵列导线架预成形体，包含一个基板、多个导线架单元、一成形胶层，及多个接触垫。

所述基板由导电材料构成。

所述导线架单元由导电材料构成，设置于该基板表面且彼此间隔，每一个导线架单元具有至少一芯片座及多个与该至少一芯片座间隔且各自不相连接的导电垫，且各导电垫及各芯片座分别具有一反向该基板的顶面。

该成形胶层由绝缘高分子材料构成，形成于该基板表面并填置于相邻的所述导线架单元的间隙及该每一个导线架单元的该至少一芯片座与所述导电垫的间隙，该成形胶层具有一反向该基板的顶面，且该成形胶层的顶面与所述芯片座及所述导电垫的顶面齐平。

所述接触垫由导电材料构成，且每一个接触垫形成于相应的每一个芯片座的顶面。

较佳地，本实用新型所述的无引脚网格阵列导线架预成形体，其中，该每一个导线架单元具有多个彼此不相连接的芯片座。

较佳地，本实用新型所述的无引脚网格阵列导线架预成形体，其中，该每一个导线架单元的该至少一芯片座及所述导电垫分别具有多层导电层。

此外，本实用新型的另一目的在于提供一种利用前述该无引脚网格阵列导线架预成形体封装而得,而可避免芯片倾倒的导线架封装结构。

本实用新型的导线架封装结构，包含一成形胶层、多个导线架单元、多个接触垫、多个芯片、多条导线，及一封装胶层。

该成形胶层具有彼此反向的一顶面及一底面。

所述导线架单元由导电材料构成，彼此间隔地嵌设于该成形胶层内，每一个导线架单元具有至少一芯片座及多个与该至少一芯片座间隔且各自不相连接的导电垫，该至少一芯片座及各导电垫分别具有彼此反向的一顶面及一底面，且所述导电垫及该至少一芯片座的顶面及底面会分别与该成形胶层的该顶面及该底面齐平。

所述接触垫由导电材料构成，且每一个接触垫形成于对应的其中一芯片座的顶面。

每一个芯片为设置于相应的其中一接触垫上。

每一条导线分别与其中一芯片及其中一导电垫连接。

该封装胶层由绝缘高分子材料构成，且与该成形胶层于不同制程形成，包覆所述芯片、导线及该成形胶层的该顶面。

较佳地，本实用新型所述的导线架封装结构，还包含一基板，该基板与该成形胶层、所述芯片座及所述导电垫的底面相连接。

较佳地，本实用新型所述的导线架封装结构，其中，该每一个导线架单元具有多个彼此不相连接的芯片座。

较佳地，本实用新型所述的导线架封装结构，其中，该每一个导线架单元的该至少一芯片座及所述导电垫分别具有多层导电层。

本实用新型的有益的效果在于：利用于每一个导线架单元的间隙填覆成形胶层，让芯片座与周围的非导电区域无高低落差，而可让后续封装的芯片可更稳定的封置于芯片座。

附图说明

图1是说明传统无引脚网格阵列导线架封装结构的一制作流程示意图；

图2是说明本实用新型无引脚网格阵列导线架预成形体的实施例的一俯视示意图；

图3是图2中沿III-III割面线的剖视示意图；

图4是本实用新型无引脚网格阵列导线架预成形体的该实施例的另一态样的结构示意图；

图5是说明本实用新型导线架封装结构的结构示意图；

图6是说明本实用新型导线架封装结构中基板被移除的结构示意图。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明。在本实用新型被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。

参阅图2、3，图2是本实用新型无引脚网格阵列导线架预成形体200的一实施例的俯视示意图，图3是图2中III-III割面线的剖视图。

该无引脚网格阵列导线架预成形体200包含一个基板2、多个导线架单元3、一成形胶层4，及多个接触垫5。

该基板2是由例如金属或合金金属等导电材料所构成。具体的说，该基板2的材料可选自铜、铜系合金或铁镍合金，但不限于此。

所述导线架单元3由导电材料构成，设置于该基板2表面21且彼此间隔。详细的说，所述导线架单元3为成阵列排列方式间隔设置于该基板2的表面21。每一个导线架单元3具有一芯片座31及多个位于该芯片座31外围与该芯片座31间隔且各自不相连接的导电垫32，且各芯片座31及各导电垫32分别具有一反向该基板2的顶面311、321，及一与该基板2连接的底面312、322。且所述导电架单元3的每一个芯片座31及导电垫32分别包含多层导电层33。要说明的是，该导电层33可以配合后续封装需求而可以为单层或是多层，且各层的材料可部分相同或不同。于本实施例中，是以所述芯片座31及所述导电垫32分别具有4层(金/钯/镍/钯)导电层33为例说明。

该成形胶层4由高分子绝缘材料，例如环氧树脂所构成，形成于该基板2表面21并填置于相邻的所述导线架单元3的间隙及该每一个导线架单元3的该芯片座31与所述导电垫32的间隙。该成形胶层4具有一反向该基板2的顶面41及一与该基板2连接的底面42，且该成形胶层4的顶面41与所述芯片座31及所述导电垫32的顶面311、321齐平。

所述接触垫5由导电材料构成，且每一个接触垫5形成于相应的每一个芯片座31的顶面311，用于供后续与芯片电连接。

此外，参阅图4，本实用新型无引脚网格阵列导线架预成形体200的该实施例的该每一个导线架单元3也可具有多个彼此不相连接的芯片座31；且所述导电垫32也可以是以单排或多排的排列方式设置于所述芯片座31的外围。图4是以该每一个导线架单元3具有多个彼此不相连接的芯片座31，且所述导电垫32以多排排列方式环围所述芯片座31说明。

配合参阅图3、图5，前述该无引脚网格阵列导线架预成形体200可进一步进行芯片封装，而得到一导线架封装结构300。

该导线架封装结构300的实施例具有一如该图3所述的无引脚网格阵列导线架预成形体200、多个芯片6、多条导线7，及一封装胶层8。

其中，每一个芯片6为设置于该无引脚网格阵列导线架预成形体200的该每一个导线架单元3相应的其中一接触垫5上，且该每一个芯片6具有多个用以对外电连接的连接垫(图未示)，所述导线7是由导电材料所构成，分别连接所述芯片6与相应的所述接触垫5，用以令所述芯片6与所述接触垫5电连接。该封装胶层8由绝缘高分子材料构成，是于所述芯片6及所述导线7设置完成后才覆盖于所述芯片6、所述导线7及该成形胶层4露出的顶面41，与该成形胶层4是在不同制程所形成，因此，该封装胶层8的构成材料可选择与该成形胶层4的材料相同或不同。

当要将前述该导线架封装结构300与一电路板(图未示)电连接时，则进一步将该基板2移除至所述成形胶层4的底面42、所述芯片座31的底面312及所述导电垫32的底面322露出，得到如图6所示之导线架封装结构300A，即可利用所述芯片座31及所述导电垫32露出的底面312、322与该电路板电连接。

综上所述，本实用新型该无引脚网格阵列导线架预成形体利用预成型方式于所述导线架单元3的间隙预先填置由绝缘高分子材料所构成并与芯片座31等高的该成形胶层4，因此，可避免因为所述芯片座31的高度与周围的高低落差较大，所导致当该芯片座31面积小于该芯片6时，支撑度不足或不平稳的缺点；且该成形胶层4还可用于支撑所述导线7，减少所述导线7坍塌断线的问题，故确实可达成本实用新型的目的。