三维半导体存储器件的制作方法

发明构思涉及一种半导体器件，更具体地，涉及具有改善的可靠性的三维半导体存储器件。

背景技术：

半导体器件已经被高度集成，以提供客户期望的高性能和较低的价格。由于半导体器件的集成是确定产品价格的因素，所以对高度集成的半导体器件的需求会增加。典型的二维或平面半导体器件的集成主要由单位存储单元所占据的面积决定，使得它受形成精细图案的技术水平的影响。然而，用于提高图案精细度的处理设备由于其成本会对提高二维或平面半导体器件的集成设置实际的限制。因此，已经提出具有三维布置的存储单元的三维半导体存储器件。

技术实现要素：

本发明构思的一些示例实施方式提供一种具有改善的可靠性的三维半导体存储器件。

根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层可以具有在半导体图案和所述多个电极中的每个之间的单元区域以及在半导体图案和所述多个绝缘层中的每个之间的单元分隔区域。电荷存储层可以在单元区域中包括第一部分和其余部分。单元区域的电荷存储层的第一部分可以与隧道绝缘层物理接触。填充绝缘层可以在半导体图案和单元区域的电荷存储层的其余部分之间。

根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层、填充绝缘层和隧道绝缘层。填充绝缘层和隧道绝缘层可以在电荷存储层和半导体图案之间。垂直绝缘层可以具有在半导体图案和所述多个电极中的每个之间的单元区域以及在半导体图案和所述多个绝缘层中的每个之间的单元分隔区域。单元区域的填充绝缘层可以在平行于基板的第一方向上具有第一厚度。单元分隔区域的填充绝缘层可以在第一方向上具有第二厚度。第二厚度可以大于第一厚度。

根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层、填充绝缘层和隧道绝缘层。垂直绝缘层可以具有在半导体图案和所述多个电极中的每个之间的单元区域以及在半导体图案和所述多个绝缘层中的每个之间的单元分隔区域。单元分隔区域的底表面可以在与邻近该单元分隔区域的绝缘层的底表面的水平基本上相同的水平处。单元分隔区域的顶表面可以在邻近该单元分隔区域的绝缘层的顶表面的水平基本上相同的水平处。填充绝缘层可以从单元分隔区域的底表面朝向单元分隔区域的顶表面延伸。

根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的电荷存储层。所述多个电极中的每个可以包括主体部分和从主体部分朝向半导体图案突出的突出部分。主体部分和突出部分之间的边界可以与电荷存储层的外侧壁对准。外侧壁可以面对所述多个绝缘层。主体部分可以具有第一厚度。突出部分可以具有随着与半导体图案的距离减小而减小的第二厚度。突出部分的第二厚度的最大值可以与第一厚度相同或小于第一厚度。

根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层和在电荷存储层与半导体图案之间的隧道绝缘层。垂直绝缘层可以具有在半导体图案与所述多个电极中的每个之间的数据存储部分以及在垂直于基板的方向上彼此相邻的成对数据存储部分之间的连接部分。连接部分可以包括在隧道绝缘层和电荷存储层之间的填充绝缘层。填充绝缘层可以与隧道绝缘层物理接触。填充绝缘层可以将连接部分的隧道绝缘层与连接部分的电荷存储层分隔。

根据本发明构思的一些示例实施方式，一种半导体存储器件可以包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构可以包括半导体图案以及在半导体图案和所述多个电极之间的垂直绝缘层。垂直绝缘层可以包括电荷存储层。垂直绝缘层可以具有在半导体图案与所述多个电极中的每个之间的数据存储部分以及在垂直于基板的方向上彼此相邻的成对数据存储部分之间的连接部分。连接部分可以包括在半导体图案与所述多个绝缘层中的每个之间的气隙和填充绝缘层。

根据本发明构思的一些示例实施方式，一种半导体存储器件包括：堆叠结构，包括交替地堆叠在基板上的多个电极和多个绝缘层；以及垂直沟道结构，穿透该堆叠结构。垂直沟道结构包括半导体图案以及在半导体图案与所述多个电极之间的垂直绝缘层。垂直绝缘层包括电荷存储层以及在电荷存储层与半导体图案之间的隧道绝缘层。垂直绝缘层具有在半导体图案与所述多个电极中的每个之间的数据存储部分以及在垂直于基板的方向上彼此相邻的成对数据存储部分之间的连接部分。连接部分的电荷存储层的长度大于所述成对数据存储部分之间的距离。

附图说明

图1示出示意图，其示出根据本发明构思的一些示例实施方式的三维半导体存储器件的简化配置。

图2示出简化方块图，其示出根据发明构思的一些示例实施方式的三维半导体存储器件的单元阵列。

图3示出平面图，其示出根据本发明构思的一些示例实施方式的三维半导体存储器件。

图4示出沿着图3的线i-i'截取的剖视图。

图5a示出放大剖视图，其示出图4的部分m。

图5b示出简化透视图，其示出图4的部分m。

图6至图11示出沿着图3的线i-i'截取的剖视图，示出根据本发明构思的一些示例实施方式的制造三维半导体存储器件的方法。

图12a和图12b示出放大剖视图，示出图8的部分m。

图13a、图13b和图13c示出放大剖视图，示出图9的部分m。

图14示出放大剖视图，其示出图11的部分m。

图15至图22示出图4中绘出的部分m的放大剖视图，示出根据本发明构思的一些示例实施方式的三维半导体存储器件。

图23示出图4中绘出的部分n的放大剖视图，示出根据本发明构思的一些示例实施方式的三维半导体存储器件。

具体实施方式

现在将参照附图更全面地描述本发明构思，附图中示出本发明构思的示例实施方式。如这里使用的，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。将理解，当一元件被称为在另一元件“上”、“附接”到、“连接”到该另一元件、与该另一元件“联接”、“接触”该另一元件等时，它可以直接在该另一元件上、直接附接到、连接到该另一元件、直接与该另一元件“联接”、直接“接触”该另一元件，或者还可以存在居间的元件。相反，当一元件被称为例如“直接在”另一元件“上”、“直接附接”到、“直接连接”到该另一元件、“直接”与该另一元件“联接”、或“直接接触”该另一元件时，不存在居间的元件。应注意，关于一个实施方式描述的方面可以并入不同的实施方式中，尽管没有相对其具体描述。也就是，所有的实施方式和/或任何实施方式的特征可以以任何方式和/或组合来结合。

图1示出示意图，其示出根据本发明构思的一些示例实施方式的三维半导体存储器件的简化配置。

参照图1，三维半导体存储器件可以包括单元阵列区域car和外围电路区域。外围电路区域可以包括行解码器区域rowdcr、页缓冲器区域pbr、列解码器区域coldcr和控制电路区域(未示出)。在一些实施方式中，连接区域cnr可以设置在单元阵列区域car和行解码器区域rowdcr之间。

单元阵列区域car可以包括包含多个存储单元的存储单元阵列。在一些实施方式中，存储单元阵列可以包括三维布置的存储单元以及电连接到存储单元的多条字线和位线。

行解码器区域rowdcr可以包括选择存储单元阵列的字线的行解码器，连接区域cnr可以包括将存储单元阵列和行解码器彼此电连接的布线结构。基于地址信息，行解码器可以选择存储单元阵列的字线之一。响应于来自控制电路的控制信号，行解码器可以将字线电压提供给所选择的字线和未选择的字线。

页缓冲器区域pbr可以包括读取存储在存储单元中的数据的页缓冲器。根据操作模式，页缓冲器可以临时存储将存储在存储单元中的数据或感测存储在存储单元中的数据。页缓冲器可以在编程操作模式下用作写驱动器电路，并在读操作模式下用作读出放大器电路。

列解码器区域coldcr可以包括连接到存储单元阵列的位线的列解码器。列解码器可以提供页缓冲器和外部装置(例如存储器控制器)之间的数据传输路径。

图2示出简化方块图，其示出根据本发明构思的一些示例实施方式的三维半导体存储器件的单元阵列。

参照图2，单元阵列区域car可以包括多个单元阵列块blk1、blk2、……和blkn。单元阵列块blk1、blk2、……和blkn中的每个可以包括堆叠结构，该堆叠结构具有沿着第三方向d3堆叠在沿着第一方向d1和第二方向d2延伸的平面上的电极。堆叠结构可以与多个垂直结构(或半导体柱)结合以构成三维布置的存储单元。此外，单元阵列块blk1、blk2、……和blkn中的每个可以包括电连接到存储单元的位线。

图3示出平面图，其示出根据本发明构思的一些示例实施方式的三维半导体存储器件。图4示出沿着图3的线i-i'截取的剖视图。图5a示出放大剖视图，其示出图4的部分m。图5b示出简化透视图，其示出图4的部分m。

参照图3、图4、图5a和图5b，基板100可以包括单元阵列区域car。例如，基板100可以是硅基板、锗基板或硅锗基板。基板100可以具有第一导电类型(例如p型)。

单元阵列块blk可以设置在基板100上。单元阵列块blk可以包括堆叠结构st，该堆叠结构st具有垂直且交替地堆叠的第一绝缘层il1和电极el。堆叠结构st可以在单元阵列区域car上沿着第二方向d2延伸。图3示出单个堆叠结构st的示例，但是本发明构思不限于此。例如，堆叠结构st可以提供为多个。所述多个堆叠结构st可以沿着与第二方向d2相交的第一方向d1布置。

公共源极区域csr可以提供在堆叠结构st的相反两侧。公共源极区域csr可以形成在基板100的上部上。公共源极区域csr可以沿着第二方向d2平行于堆叠结构st延伸。公共源极区域csr可以掺杂有杂质以具有第二导电类型。例如，公共源极区域csr可以掺杂有n型杂质，诸如砷(as)或磷(p)。

公共源极插塞csp可以联接到公共源极区域csr。公共源极插塞csp可以与公共源极区域csr垂直地重叠。公共源极插塞csp可以沿着第二方向d2平行于堆叠结构st延伸。绝缘间隔物sp可以插设在公共源极插塞csp和堆叠结构st之间。

堆叠结构st的电极el可以沿着垂直于基板100的顶表面的第三方向d3堆叠。彼此垂直地重叠的电极el可以隔着设置在其间的第一绝缘层il1而彼此垂直地分隔开。

堆叠结构st的最下面的电极el可以是下选择线。堆叠结构st的最上面的电极el可以是上选择线。除了下选择线和上选择线之外的电极el可以是字线。分隔绝缘图案sep可以在第二方向d2上延伸，同时横穿最上面的电极el(或上选择线)延伸。分隔绝缘图案sep可以包括绝缘材料(例如硅氧化物层)。

堆叠结构st还可以包括在最上面的电极el(或上选择线)上的第二绝缘层il2。第二绝缘层il2可以比第一绝缘层il1厚。第二绝缘层il2可以至少部分地覆盖分隔绝缘图案sep的顶表面。

电极el可以包括从由掺杂的半导体(例如掺杂的硅)、金属(例如钨、铜或铝)、导电的金属氮化物(例如钛氮化物或钽氮化物)以及过渡金属(例如钛或钽)组成的组中选择的导电材料。第一绝缘层il1和第二绝缘层il2可以包括硅氧化物层。

单元阵列区域car可以在其上提供有穿透堆叠结构st的多个垂直沟道结构vs。垂直沟道结构vs可以提供在堆叠结构st的对应沟道孔ch中。例如，第一列可以包括在第一方向d1上布置的四个垂直沟道结构vs，第二列可以包括在第一方向d1上布置的五个垂直沟道结构vs。第一列和第二列可以沿着第二方向d2重复且交替地排列。

每个垂直沟道结构vs可以包括垂直绝缘层vp、上半导体图案usp、下半导体图案lsp和掩埋绝缘图案vi。垂直绝缘层vp可以沿着沟道孔ch的内壁朝向基板100延伸。上半导体图案usp可以至少部分地覆盖垂直绝缘层vp的内壁，并与垂直绝缘层vp一起朝向基板100延伸。

下半导体图案lsp可以提供在沟道孔ch的下部中并与基板100物理接触。下半导体图案lsp可以穿透堆叠结构st的最下面的电极el(或下选择线)。氧化物图案op可以插设在下半导体图案lsp和最下面的电极el(或下选择线)之间。

上半导体图案usp可以具有其底部封闭的管状。上半导体图案usp可以具有与下半导体图案lsp直接物理接触的底表面。上半导体图案usp可以具有至少部分地被掩埋绝缘图案vi填充的内部。上半导体图案usp和掩埋绝缘图案vi中的每个可以具有随着与基板100的距离减小而逐渐减小的直径。在一些实施方式中，该直径可以随着与基板100的距离的减小而单调减小。根据本发明构思的一些示例实施方式，下半导体图案lsp和上半导体图案usp可以用作三维半导体存储器件的沟道。

例如，下半导体图案lsp和上半导体图案usp可以包括硅(si)、锗(ge)或其组合，并具有彼此不同的晶体结构。下半导体图案lsp和上半导体图案usp可以具有从单晶结构、非晶结构和多晶结构中选择的一种或更多种材料。下半导体图案lsp和上半导体图案usp可以没有被掺杂或被掺杂杂质以具有与基板100相同的第一导电类型。

在另一些实施方式中，可以省略下半导体图案lsp。上半导体图案usp可以朝向基板100延伸并直接物理接触基板100。例如，垂直沟道结构vs和基板100之间的关系不限于图4所示的关系，而是可以根据本发明构思的不同实施方式而变化。

导电焊盘pa可以提供在每个垂直沟道结构vs的上部上。导电焊盘pa可以至少部分地覆盖垂直绝缘层vp、上半导体图案usp和掩埋绝缘图案vi中的每个的顶表面。导电焊盘pa可以包括杂质掺杂的半导体材料和/或导电材料。导电焊盘pa可以具有与第二绝缘层il2的顶表面基本上共平面的顶表面。导电焊盘pa可以将上半导体图案usp电连接到位线接触插塞bplg，位线接触插塞bplg将在下面描述。

在堆叠结构st上可以提供有顺序地堆叠的第三绝缘层il3和第四绝缘层il4。在第四绝缘层il4上可以提供有在第一方向d1上延伸的位线bl。在位线bl和导电焊盘pa之间可以提供有穿透第四绝缘层il4和第三绝缘层il3的位线接触插塞bplg。位线bl可以通过位线接触插塞bplg电连接到垂直沟道结构vs。

返回到图5a和图5b，每个电极el可以包括电极图案gm、阻挡图案bm和电介质图案gi。阻挡图案bm可以插设在电极图案gm和电介质图案gi之间。电极图案gm可以包括从由掺杂的半导体、金属和过渡金属组成的组中选择的导电材料。阻挡图案bm可以包括导电的金属氮化物。电介质图案gi可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或高k电介质材料中的一种或更多种。例如，高k电介质材料可包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌、或其组合。

垂直绝缘层vp可以包括插设在电极el和上半导体图案usp之间的阻挡绝缘层bk、电荷存储层tl、填充绝缘层fm和隧道绝缘层tn。例如，阻挡绝缘层bk可以提供在电极el和第一绝缘层il1上。阻挡绝缘层bk可以至少部分地覆盖电极el和第一绝缘层il1。电荷存储层tl可以提供在阻挡绝缘层bk上。隧道绝缘层tn可以提供在电荷存储层tl上。填充绝缘层fm可以至少部分地填充电荷存储层tl和隧道绝缘层tn之间的空间。隧道绝缘层tn可以至少部分地覆盖上半导体图案usp的外侧壁。

例如，阻挡绝缘层bk可以包括硅氧化物层。电荷存储层tl可以包括硅氮化物层、硅氮氧化物层和/或富硅氮化物层。填充绝缘层fm可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。隧道绝缘层tn可以包括其能带间隙大于电荷存储层tl的能带间隙的材料。隧道绝缘层tn可以包括硅氧化物层和/或高k绝缘层，诸如铝氧化物层和/或铪氧化物层。

垂直绝缘层vp可以包括在电极el和上半导体图案usp之间的单元区域cr，并且还包括在第一绝缘层il1和上半导体图案usp之间的单元分隔区域scr。

单元区域cr可以位于相对于基板100与电极el相同的垂直水平处。例如，单元区域cr可以具有在与电极el的底表面的水平基本上相同的水平处的底表面，并且还可以具有在与电极el的顶表面的水平基本上相同的水平处的顶表面。

单元分隔区域scr可以位于与第一绝缘层il1的垂直水平相同的垂直水平处。例如，单元分隔区域scr可以具有在与第一绝缘层il1的底表面的水平基本上相同的水平处的底表面，并且还可以具有在与第一绝缘层il1的顶表面的水平基本上相同的水平处的顶表面。

垂直绝缘层vp可以包括在对应的电极el和上半导体图案usp之间的多个单元区域cr。垂直绝缘层vp可以包括在对应的第一绝缘层il1和上半导体图案usp之间的多个单元分隔区域scr。单元分隔区域scr可以插设在彼此垂直相邻的一对单元区域cr之间。例如，单元分隔区域scr可以将该对单元区域cr彼此连接。

单元区域cr的电荷存储层tl的一部分可以直接物理接触隧道绝缘层tn。单元区域cr的电荷存储层tl的其余部分可以隔着填充绝缘层fm而与隧道绝缘层tn间隔开。例如，填充绝缘层fm可以插设在上半导体图案usp和电荷存储层tl的其余部分之间。

单元分隔区域scr的填充绝缘层fm可以插设在电荷存储层tl和上半导体图案usp之间。单元分隔区域scr的填充绝缘层fm可以插设在电荷存储层tl和隧道绝缘层tn之间。单元分隔区域scr的填充绝缘层fm可以从单元分隔区域scr的底表面延伸到单元分隔区域scr的顶表面。单元分隔区域scr的填充绝缘层fm可以从单元分隔区域scr之上的单元区域cr延伸到单元分隔区域scr之下的单元区域cr。

单元区域cr的填充绝缘层fm可以如图5a所示水平地具有第四厚度t4。例如，单元区域cr的填充绝缘层fm可以在第一方向d1上具有第四厚度t4。填充绝缘层fm的第四厚度t4可以随着与单元分隔区域scr的距离的减小而增大。在一些实施方式中，第四厚度t4可以随着与单元分隔区域scr的距离的减小而单调增大。单元分隔区域scr的填充绝缘层fm可以如图5a所示水平地具有第五厚度t5。第五厚度t5可以大于第四厚度t4。

电极el可以包括主体部分bp和突出部分pp。单元分隔区域scr的电荷存储层tl可以具有面对第一绝缘层il1的外侧壁osw。电极el的突出部分pp可以是电极el的远端，该远端比电荷存储层tl的外侧壁osw更多地朝向上半导体图案usp突出。电荷存储层tl的外侧壁osw可以限定主体部分bp和突出部分pp之间的边界。例如，主体部分bp和突出部分pp之间的边界可以与电荷存储层tl的外侧壁osw垂直地对准。

主体部分bp可以具有被主体部分bp之上的第一绝缘层il1至少部分地覆盖的顶表面。主体部分bp可以具有被主体部分bp之下的第一绝缘层il1至少部分地覆盖的底表面。突出部分pp可以从主体部分bp朝向上半导体图案usp延伸。

主体部分bp可以具有第一厚度t1。第一厚度t1可以与彼此垂直相邻的第一绝缘层il1之间的距离基本上相同。突出部分pp可以具有第二厚度t2。突出部分pp的第二厚度t2可以随着与上半导体图案usp的距离的减小而逐渐减小。在一些实施方式中，第二厚度t2可以随着与上半导体图案usp的距离的减小而单调减小。突出部分pp可以具有凸形地引向上半导体图案usp的弯曲表面。

突出部分pp的第二厚度t2的最大值可以与主体部分bp的第一厚度t1的最大值相同，或小于主体部分bp的第一厚度t1的最大值。电极el的最大厚度可以与主体部分bp的第一厚度t1的最大值相同。电极el可以在突出部分pp处具有逐渐减小的厚度。

在第一绝缘层il1之间，朝向上半导体图案usp突出的突出部分pp可以比主体部分bp薄(t2<t1)。突出部分pp的第二厚度t2可以随着与上半导体图案usp的距离的减小而逐渐减小。在一些实施方式中，厚度t2可以随着与上半导体图案usp的距离的减小而单调减小。结果，可以在彼此垂直相邻的突出部分pp之间获得相对较大的间隔或者将在下面讨论的凹陷区域rs。凹陷区域rs可以被阻挡绝缘层bk和电荷存储层tl稳定地或充分地填充。

第一绝缘层il1可以在远离上半导体图案usp的方向上凹陷，因此，可以限定凹陷区域rs。凹陷区域rs可以由第一绝缘层il1和一对垂直相邻的突出部分pp限定。在突出部分pp之间，凹陷区域rs可以朝向远离上半导体图案usp的方向下沉。

垂直绝缘层vp可以包括在电极el的突出部分pp上的数据存储部分dsp，并且还可以包括在第一绝缘层il1上的连接部分cnp。数据存储部分dsp可以是上述单元区域cr的一部分。连接部分cnp可以包括上述单元分隔区域scr。连接部分cnp可以至少部分地填充凹陷区域rs。连接部分cnp可以插设在彼此垂直相邻的一对数据存储部分dsp之间。例如，连接部分cnp可以将该对数据存储部分dsp彼此连接。

数据存储部分dsp可以插设在电极el的突出部分pp和上半导体图案usp之间。数据存储部分dsp可以插设在突出部分pp的末端ti和上半导体图案usp之间。数据存储部分dsp可以包括阻挡绝缘层bk、电荷存储层tl和隧道绝缘层tn。数据存储部分dsp可以不包括填充绝缘层fm。例如，数据存储部分dsp的电荷存储层tl可以直接物理接触数据存储部分dsp的隧道绝缘层tn。

nand闪存器件可以被实现为根据发明构思的一些示例实施方式的三维半导体存储器件。数据存储部分dsp可以是在nand闪存器件中存储数据的区域。存储在数据存储部分dsp中的数据可以通过由电极el与上半导体图案usp之间的电压差引起的福勒-诺德海姆(fouler-nordheim)隧穿来改变。

连接部分cnp可以包括阻挡绝缘层bk、电荷存储层tl、填充绝缘层fm和隧道绝缘层tn。连接部分cnp的隧道绝缘层tn可以隔着填充绝缘层fm而与电荷存储层tl间隔开。填充绝缘层fm可以具有与凹陷区域rs的轮廓一致的弯曲的或非线性的表面cs。填充绝缘层fm可以具有与上半导体图案usp的轮廓一致的平坦表面fs。隧道绝缘层tn可以接触填充绝缘层fm的平坦表面fs，并因此线性地延伸。电荷存储层tl可以不接触填充绝缘层fm的平坦表面fs。电荷存储层tl可以接触填充绝缘层fm的弯曲的或非线性的表面cs。因此，与隧道绝缘层tn不同，由于填充绝缘层fm，电荷存储层tl可以弯曲或可以具有非线性的形状。由于电荷存储层tl弯曲地形成或形成为具有非线性形状，如下所述，数据存储部分dsp可以不太可能遭受存储在其中的数据的丢失。

连接部分cnp可以相对于基板100垂直地(例如在第三方向d3上)具有第三厚度t3。连接部分cnp的第三厚度t3可以随着与上半导体图案usp的距离的减小而逐渐增大。在一些实施方式中，第三厚度可以随着与上半导体图案usp的距离的减小而单调增大。连接部分cnp可以具有与上述突出部分pp的厚度轮廓相反的厚度轮廓。

连接部分cnp的隧道绝缘层tn可以具有第一长度l1。连接部分cnp的电荷存储层tl可以具有第二长度l2。第二长度l2可以大于第一长度l1。连接部分cnp的隧道绝缘层tn可以从数据存储部分dsp线性延伸到相邻的数据存储部分dsp，因此，第一长度l1可以是相对小的。连接部分cnp的电荷存储层tl可以是弯曲的或可以具有非线性形状，同时至少部分地填充凹陷区域rs，因此，第二长度l2可以是相对长的。例如，在一些实施方式中，第二长度l2可以是第一长度l1的约1.5至5倍。

根据本发明构思的一些示例实施方式的半导体存储器件可以配置为使得相邻的数据存储部分dsp之间的电荷存储层tl的长度l2可以大于相邻的数据存储部分dsp之间的距离(例如l1)。在这种情况下，数据存储部分dsp可以在其间具有相对长的路径，电荷通过该路径传输。

因此，根据本发明构思的一些示例实施方式的半导体存储器件可以减少或防止存储在数据存储部分dsp中的数据(电荷)朝向不同的相邻数据存储部分dsp移动。结果，根据本发明构思的一些示例实施方式的半导体存储器件可以减少或防止存储在数据存储部分dsp中的数据的丢失，并且还可以提高可靠性。

图6至图11示出沿着图3的线i-i'截取的剖视图，示出根据本发明构思的一些示例实施方式的制造三维半导体存储器件的方法。图12a和图12b示出放大剖视图，示出图8的部分m。图13a、图13b和图13c示出放大剖视图，示出图9的部分m。图14示出放大剖视图，示出图11的部分m。

参照图3和图6，第一绝缘层il1和牺牲层hl可以垂直地且交替地堆叠在基板100的一部分或整个表面上，形成堆叠结构st。第二绝缘层il2可以形成在最上面的牺牲层hl上。例如，基板100可以是硅基板、锗基板和/或硅锗基板。

第一绝缘层il1、第二绝缘层il2和牺牲层hl可以通过使用热化学气相沉积(cvd)、等离子体增强cvd、物理cvd工艺或原子层沉积(ald)来沉积。第一绝缘层il1和第二绝缘层il2可以由硅氧化物层形成，牺牲层hl可以由硅氮化物层和/或硅氮氧化物层形成。

参照图3和图7，可以形成沟道孔ch以穿透堆叠结构st并暴露基板100。沟道孔ch可以具有随着与基板100的距离的减小而逐渐减小的直径。在一些实施方式中，沟道孔ch的直径可以随着与基板100的距离的减小而单调减小。

例如，沟道孔ch的形成可以包括：在堆叠结构st上形成具有开口的掩模图案，该开口限定形成沟道孔ch的区域；以及执行其中该掩模图案用作蚀刻掩模的蚀刻工艺以蚀刻堆叠结构st。之后，可以去除掩模图案。基板100可以在该蚀刻工艺期间在其顶表面上被过蚀刻。因此，基板100的上部可以凹陷。

参照图3和图8，暴露于沟道孔ch的第一绝缘层ill可以被部分蚀刻以形成凹陷区域rs。暴露于沟道孔ch的牺牲层hl可以被部分蚀刻以形成突起部分ppa。将参照图12a和图12b详细描述形成凹陷区域rs和突出部分ppa的过程。

参照图8和图12a，可以执行蚀刻工艺以选择性地蚀刻暴露于沟道孔ch的第一绝缘层ill。该蚀刻工艺可以包括湿蚀刻工艺，其使用能够选择性地蚀刻第一绝缘层il1(和第二绝缘层il2)的蚀刻配方。牺牲层hl可以在该蚀刻工艺期间不被蚀刻。

当执行该蚀刻工艺时，可以使第一绝缘层il1凹陷以形成凹陷区域rs。每个凹陷区域rs可以由一对垂直相邻的牺牲层hl以及在它们之间的第一绝缘层il1限定。

参照图8和图12b，可以执行蚀刻工艺以选择性地蚀刻暴露于沟道孔ch的牺牲层hl。该蚀刻工艺可以包括湿蚀刻工艺，其使用能够选择性地蚀刻牺牲层hl的蚀刻配方。牺牲层hl可以被部分蚀刻。牺牲层hl的蚀刻深度可以小于第一绝缘层il1的蚀刻深度。因此，每个牺牲层hl可以具有比第一绝缘层il1更多地朝向沟道孔ch的中心突出的突出部分ppa。

参照图3和图9，垂直沟道结构vs可以形成在对应的沟道孔ch中。例如，下半导体图案lsp可以形成在暴露于沟道孔ch的基板100上。下半导体图案lsp可以相应地填充沟道孔ch的下部。下半导体图案lsp可以通过选择性外延生长工艺形成，在该选择性外延生长工艺中暴露于沟道孔ch的基板100用作籽晶层。

垂直绝缘层vp和上半导体图案usp可以形成为顺序地覆盖每个沟道孔ch的内侧壁。然后，可以形成掩埋绝缘图案vi以部分或完全地填充沟道孔ch。导电焊盘pa可以形成在每个沟道孔ch的上部上。将参照图13a、图13b和图13c详细描述形成垂直绝缘层vp、上半导体图案usp和掩埋绝缘图案vi的过程。

参照图9和图13a，可以在暴露于沟道孔ch的第一绝缘层il1和牺牲层hl上共形地形成阻挡绝缘层bk。此后，可以在阻挡绝缘层bk上共形地形成电荷存储层tl。阻挡绝缘层bk和电荷存储层tl可以从牺牲层hl的突出部分ppa朝向凹陷区域rs延伸。阻挡绝缘层bk和电荷存储层tl可以沿着突出部分ppa和凹陷区域rs的轮廓弯曲地形成或形成为具有非线性的形状。

例如，阻挡绝缘层bk可以包括硅氧化物层。电荷存储层tl可以包括硅氮化物层、硅氮氧化物层或富硅氮化物层。阻挡绝缘层bk和电荷存储层tl可以通过使用原子层沉积(ald)或化学气相沉积(cvd)来形成。

参照图9和图13b，可以形成填充绝缘层fm以至少部分地填充凹陷区域rs。填充绝缘层fm的形成可以包括在暴露于沟道孔ch的电荷存储层tl上形成绝缘层以及对该绝缘层执行回蚀刻工艺。可以执行该回蚀刻工艺，直到暴露突出部分ppa上的电荷存储层tl的表面。例如，填充绝缘层fm可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

参照图9和图13c，可以在暴露于沟道孔ch的电荷存储层tl和填充绝缘层fm上共形地形成隧道绝缘层tn。之后，可以在隧道绝缘层tn上共形地形成上半导体图案usp。掩埋绝缘图案vi可以形成在上半导体图案usp上，部分地或完全地填充沟道孔ch。垂直绝缘层vp可以包括阻挡绝缘层bk、电荷存储层tl、填充绝缘层fm和隧道绝缘层tn。

垂直绝缘层vp可以包括在突出部分ppa上的数据存储部分dsp和至少部分地填充凹陷区域rs的连接部分cnp。填充绝缘层fm可以不包括在数据存储部分dsp中。

隧道绝缘层tn和上半导体图案usp可以形成为大致平坦的。与阻挡绝缘层bk和电荷存储层tl不同，隧道绝缘层tn和上半导体图案usp可以不是弯曲的或不具有非线性的形状。

隧道绝缘层tn可以包括例如硅氧化物层或高k绝缘层(诸如铝氧化物层和铪氧化物层)。上半导体图案usp可以包括硅(si)、锗(ge)或其混合物。隧道绝缘层tn和上半导体图案usp可以通过使用原子层沉积(ald)或化学气相沉积(cvd)来形成。

参照图3和图10，可以在堆叠结构st的上部中形成分隔绝缘图案sep。分隔绝缘图案sep可以形成为在第二方向d2上延伸。例如，分隔绝缘图案sep的形成可以包括蚀刻第二绝缘层il2和最上面的牺牲层hl以形成凹陷以及用绝缘层填充该凹陷。

第三绝缘层il3可以形成在堆叠结构st上。第三绝缘层il3可以至少部分地覆盖导电焊盘pa和分隔绝缘图案sep。第三绝缘层il3和堆叠结构st可以被图案化以形成穿透堆叠结构st的沟槽tr。沟槽tr可以部分地暴露基板100。沟槽tr可以沿着堆叠结构st在第二方向d2上延伸。

参照图3和图11，牺牲层hl可以相应地被电极el替代。暴露于沟槽tr的基板100可以用杂质掺杂以形成公共源极区域csr。可以形成绝缘间隔物sp和公共源极插塞csp以顺序地填充每个沟槽tr。公共源极插塞csp可以联接到公共源极区域csr。将参照图14和图5a详细描述形成电极el的过程。

参照图11和图14，暴露于沟槽tr的牺牲层hl可以被选择性地去除以形成空的空间es。选择性去除牺牲层hl可以包括执行湿蚀刻工艺，该湿蚀刻工艺使用能够选择性地蚀刻除了第一绝缘层il1和阻挡绝缘层bk之外的牺牲层hl的蚀刻配方。

参照图11和图5a，可以在每个空的空间es中顺序地形成电介质图案gi、阻挡图案bm和电极图案gm。电介质图案gi可以共形地形成以直接覆盖第一绝缘层il1和阻挡绝缘层bk。阻挡图案bm可以共形地形成以直接覆盖电介质图案gi的至少一部分。电极图案gm可以形成为部分地或完全地填充空的空间es。电极el可以包括形成在每个空的空间es中的电介质图案gi、阻挡图案bm和电极图案gm。

电介质图案gi可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层和/或高k电介质材料。阻挡图案bm可以包括导电的金属氮化物。电极图案gm可以包括从由掺杂的半导体、金属和过渡金属组成的组中选择的导电材料。

返回参照图3和图4，可以在第三绝缘层il3上形成第四绝缘层il4。位线接触插塞bplg可以形成为穿透第三绝缘层il3和第四绝缘层il4并与对应的垂直沟道结构vs连接。位线bl可以形成在第四绝缘层il4上并可以联接到位线接触插塞bplg。

在根据本发明构思的一些示例实施方式的制造方法中，如图12a和图12b所示，在形成电荷存储层tl之前，第一绝缘层il1和牺牲层hl可以被部分地蚀刻以形成凹陷区域rs和突出部分ppa。电荷存储层tl可以通过凹陷区域rs和突出部分ppa而弯曲地形成从而具有非线性的形状。如图13c所示，相邻的数据存储部分dsp之间的电荷存储层tl的长度l2可以大于相邻的数据存储部分dsp之间的距离(例如l1)。数据存储部分dsp可以在其间具有相对长的路径(电荷通过其传输)，结果，数据存储部分dsp可以不太可能遭受存储在其中的数据的丢失，并且根据本发明构思的某些实施方式形成的器件可以具有改善的可靠性。

根据本发明构思的一些示例实施方式的制造方法可以减少或防止存储在数据存储部分dsp中的数据的丢失，而不执行去除数据存储部分dsp之间的电荷存储层tl的复杂图案化工艺。结果，可以简化制造半导体器件的方法并降低制造半导体器件的成本。

图15至图22示出图4中绘出的部分m的放大剖视图，示出根据本发明构思的一些示例实施方式的三维半导体存储器件。在下面的实施方式的描述中，将省略与以上参照图3、图4、图5a和图5b描述的技术特征重复的技术特征的详细描述，并将详细讨论其差异。

作为本发明构思的一个示例，参照图3、图4和图15，气隙ag可以提供在填充绝缘层fm中。例如，气隙ag可以被限定在连接部分cnp的填充绝缘层fm中。气隙ag可以至少部分地由填充绝缘层fm和隧道绝缘层tn围绕。填充绝缘层fm可以将气隙ag与电荷绝缘层tl分隔。隧道绝缘层tn可以将气隙ag与上半导体图案usp分隔。

再次参照上述图9和图13b，填充绝缘层fm可以不完全填充凹陷区域rs。随后，如图9和图13c所示，可以在填充绝缘层fm上形成隧道绝缘层tn，这可以导致至少部分地由填充绝缘层fm和隧道绝缘层tn围绕的气隙ag的形成。

作为本发明构思的一个示例，参照图3、图4和图16，垂直绝缘层vp的阻挡绝缘层bk、电荷存储层tl和隧道绝缘层tn可以顺序地堆叠在电极el上。隧道绝缘层tn可以像电荷存储层tl一样是弯曲的或具有非线性的形状。填充绝缘层fm可以插设在隧道绝缘层tn和上半导体图案usp之间。连接部分cnp的隧道绝缘层tn可以隔着填充绝缘层fm而与上半导体图案usp间隔开。

作为本发明构思的一个示例，参照图3、图4和图17，垂直绝缘层vp可以包括阻挡绝缘层bk、电荷存储层tl和隧道绝缘层tn。与图5a和图5b所示的垂直绝缘层vp不同，垂直绝缘层vp可以不包括填充绝缘层fm。阻挡绝缘层bk、电荷存储层tl、隧道绝缘层tn和上半导体图案usp可以顺序地堆叠在电极el上。隧道绝缘层tn可以像电荷存储层tl一样是弯曲的或具有非线性的形状。上半导体图案usp可以像电荷存储层tl一样是弯曲的或具有非线性的形状。

作为本发明构思的一个示例，参照图3、图4和图18，凹陷区域rs可以比图5a和图5b所示的凹陷区域rs更深地凹陷。例如，与电极el的主体部分bp和突出部分pp之间的边界相比，第一绝缘层il1可以在远离上半导体图案usp的方向上凹陷。第一绝缘层il1可以具有至少部分地被阻挡绝缘层bk覆盖的侧壁，并且该侧壁可以从主体部分bp和突出部分pp之间的边界朝向远离上半导体图案usp的方向偏移。

由于凹陷区域rs更深地凹陷，所以电荷存储层tl可以是更急剧弯曲的或者可以具有更深的不规则性。连接部分cnp的电荷存储层tl可以具有比图5a和图5b所示的连接部分cnp的电荷存储层tl的长度l2大的长度。因此，数据存储部分dsp可以不太可能遭受存储在其中的数据的丢失。

返回参照上述图8和图12b，在牺牲层hl被部分蚀刻以形成突出部分ppa之后，第一绝缘层il1可以再次被选择性地蚀刻。由于第一绝缘层il1被再次蚀刻，所以凹陷区域rs可以变得更深。第一绝缘层il1的再次蚀刻可以与参照图8和图12a描述的对第一绝缘层il1执行的蚀刻工艺相同。

作为本发明构思的一个示例，参照图3、图4和图19，气隙ag可以限定在连接部分cnp的填充绝缘层fm与电荷存储层tl之间。气隙ag可以至少部分地被电荷存储层tl和填充绝缘层fm围绕。当电荷存储层tl没有完全填充凹陷区域rs时，可以形成气隙ag。

作为本发明构思的一个示例，参照图3、图4和图20，气隙ag可以限定在连接部分cnp的电荷存储层tl中。气隙ag可以至少部分地被电荷存储层tl围绕。电荷存储层tl可以包括插设在气隙ag和填充绝缘层fm之间的桥接区域br。桥接区域br可以将气隙ag与填充绝缘层fm分隔。桥接区域br可以由于悬垂(其在沉积电荷存储层tl时可能发生)而形成，因此，可以在电荷存储层tl中限定气隙ag。

作为本发明构思的一个示例，参照图3、图4和图21，第一气隙ag1可以限定在连接部分cnp的电荷存储层tl中。第二气隙ag2可以限定在连接部分cnp的填充绝缘层fm中。第一气隙ag1可以与以上参照图20描述的气隙ag基本上相同，第二气隙ag2可以与以上参照图15描述的气隙ag基本上相同。

第一气隙ag1和第二气隙ag2可以被限定在单个连接部分cnp中。第一气隙ag1和第二气隙ag2可以相对于基板100位于基本上相同的水平处。如图21所示，第一气隙ag1和第二气隙ag2可以彼此水平地间隔开。在图21中，第二气隙ag2被示出为具有比第一气隙ag1的尺寸大的尺寸，但是本发明构思的实施方式不限于此。第二气隙ag2的尺寸可以与第一气隙ag1的尺寸相同或小于第一气隙ag1的尺寸。

作为本发明构思的实施方式的一个示例，参照图3、图4和图22，电荷存储层tl可以具有与图20的电荷存储层tl的形状相同的形状，但是可以在其中不包括气隙ag。例如，电荷存储层tl可以完全填充凹陷区域rs。

图23示出图4中绘出的部分n的放大剖视图，示出根据本发明构思的一些示例实施方式的三维半导体存储器件。在下面的实施方式中，将省略与参照图3至图5b和图15至图22讨论的技术特征重复的技术特征的详细描述，并将详细讨论其差异。

参照图3、图4和图23，堆叠结构st的电极el可以包括顺序堆叠的第一电极el1、第二电极el2、第三电极el3和第四电极el4。

第一绝缘层il1可以具有彼此不同的厚度。第一电极el1和第二电极el2之间的第一绝缘层il1可以具有比第二电极el2和第三电极el3之间的第一绝缘层il1的厚度大的厚度。例如，第一电极el1和第二电极el2之间的第三距离l3可以大于第二电极el2和第三电极el3之间的第四距离l4。第二电极el2和第三电极el3之间的第一绝缘层il1的厚度可以大于第三电极el3和第四电极el4之间的第一绝缘层il1的厚度。例如，第二电极el2和第三电极el3之间的第四距离l4可以大于第三电极el3和第四电极el4之间的第五距离l5。

由于第一电极el1和第二电极el2以相对大的第三距离l3间隔开，所以电荷存储层tl可以不完全填充在第一电极el1和第二电极el2之间的凹陷区域rs。因此，类似于图19所示的实施方式，气隙ag可以被包括在第一电极el1和第二电极el2之间的垂直绝缘层vp中。气隙ag可以限定在电荷存储层tl和填充绝缘层fm之间。

类似于图20所示的实施方式，气隙ag可以限定在第二电极el2和第三电极el3之间的电荷存储层tl中。由于第二电极el2和第三电极el3之间的第四距离l4小于第三距离l3，所以可以形成桥接区域br，其在第二电极el2与第三电极el3之间的电荷存储层tl中限定气隙ag。在这种情况下，第二电极el2和第三电极el3之间的电荷存储层tl可以包括插设在气隙ag和填充绝缘层fm之间的桥接区域br。例如，第一电极el1和第二电极el2之间的气隙ag可以具有比第二电极el2和第三电极el3之间的气隙ag的尺寸大的尺寸。

由于第三电极el3和第四电极el4之间的第五距离l5小于第四距离l4，所以电荷存储层tl可以完全填充第三电极el3和第四电极el4之间的凹陷区域rs。因此，类似于图22所示的实施方式，气隙ag可以不被包括在第三电极el3和第四电极el4之间的电荷存储层tl中。

在根据本发明构思的一些示例实施方式的半导体存储器件中，单个单元阵列可以包括以上参照图18至图22讨论的多个实施方式中的至少一个。例如，根据图19所示的实施方式的电荷存储层tl可以设置在单元阵列的第一电极el1和第二电极el2之间，根据图20所示的实施方式的电荷存储层tl可以置于单元阵列的第二电极el2和第三电极el3之间，根据图22所示的实施方式的电荷存储层tl可以位于单元阵列的第三电极el3和第四电极el4之间。

根据本发明构思的一些示例实施方式，半导体存储器件可以减少或防止存储在特定数据存储部分中的数据(电荷)朝向与该特定数据存储部分相邻的不同数据存储部分移动。结果，该半导体存储器件可以减少或防止存储在数据存储部分中的数据的丢失，并且还提供改善的可靠性。

尽管已经结合附图中示出的发明构思的一些示例实施方式描述了本发明，但是本领域技术人员将理解，在不脱离发明构思的技术精神和必要特征的情况下可以进行各种改变和修改。对于本领域技术人员将是明显的，在不脱离发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。

本申请要求于2019年3月22日在韩国知识产权局提交的韩国专利申请第10-2019-0033056号的优先权，其全部内容通过引用结合于此。