体(“SOI”)上的第一晶体管层和制造在第二 SOI结构上的第二晶体管层。具体地，半导体结构10包括衬底12、位于衬底12之上的第一埋氧层14、位于埋氧层14之上的第一晶体管层16、位于第一晶体管层16之上的毯式层18、位于毯式层18之上的第二埋氧层20、位于第二埋氧层20之上的第二晶体管层22、和位于第二晶体管层22之上的后段制程(“BE0L”)层。第一晶体管层16包括多个部件，诸如晶体管的源极区、漏极区和栅极区，ILDO氧化物、氮化物间隔件和金属材料。第一晶体管层16的顶面具有包括沉积在其顶部上的ILDO氧化物的毯式面18。
[0030]形成半导体结构包括将第二埋氧层和沟道材料接合至第一晶体管层的顶部上的毯式面。为了形成毯式面，在第一晶体管层的顶部上沉积诸如氧化物基材料的毯式(即，单一的材料；未图案化的部件；没有形貌(topography))绝缘材料。第二掩埋氧化物和毯式面之间的接合界面包括均质材料(例如，第二掩埋氧化物和毯式层的ILD0)，且与诸如第二掩埋氧化物和毯式面下面的图案化的表面之间的非均质界面之间的接合相比，其可以具有更强和更均匀的连接。
[0031]由于诸如第一和第二晶体管(例如，对于第一层的SOI NMOS晶体管，和对于第二层的SOI PMOS晶体管)的大量泄露控制的兼容的电特性行为，因此使用毯式面可以实现位于第一晶体管层上的第一晶体管类型的制造和位于第二晶体管层上的第二晶体管类型的制造。可以由最深接触孔的蚀刻和填充的工艺限制来限定毯式面(也称为粘合/缓冲层)的厚度。例如，接触孔的蚀刻和填充的适宜的深度可以是50nm?150nm，对于N10-N32(10纳米到32纳米)技术节点来说,直径为约15nm?40nm。在这个实例中，高宽比，即接触孔的深度相对于接触孔的开口直径，小于约10。因此，应该适当地设计并减小掩埋氧化物和缓冲/粘合氧化物的厚度。在这个实例中，MDl氧化物高度为约40nm ;第二晶体管的鳍高度为约20nm?35nm ;鳍的顶部之上的栅极高度为约35nm?45nm ;掩埋氧化物高度为约1nm?20nm ;且缓冲/粘合氧化物高度为约1nm?20nm。
[0032]图2是示出了用于产生具有两个半导体器件(或晶体管)层的多层半导体结构的示例性方法的工艺流程图。在操作100中，将具有第一沟道材料的第一绝缘体上半导体(“SOI”)晶圆提供作为第一层。可选地，在操作100中，可以提供具有接合掩埋氧化物和第一沟道材料的衬底。
[0033]在操作102中，制造了第一晶体管层。可以使用合适的工艺制造第一晶体管层，合适的工艺包括光刻、蚀刻、清洗、化学机械抛光/平坦化(“CMP”)、薄膜沉积、热工艺(例如，掺杂、激活/表面化、钝化/材料固结)、外延和材料填充等。例如，光刻工艺可以包括形成光刻胶层(光刻胶)、将光刻胶曝光于图案、实施后曝光烘烤工艺、以及显影光刻胶以形成掩模元件。然后，可以在蚀刻工艺中使用掩模元件。可以使用反应离子蚀刻(“RIE”)和/或其他合适的工艺实施蚀刻。第一晶体管层的制造包括在第一晶体管层的顶部上制造缓冲层。
[0034]在制造了位于第一半导体层上的器件之后，提供第二半导体衬底，并且第二半导体衬底接合至第一半导体器件层的顶面(即，缓冲层)(操作104)。第二半导体衬底包括绝缘体上半导体(“SOI”)衬底。SOI衬底的绝缘体的底面接合至第一半导体层的顶面。在一些实施例中，处理绝缘体的接合面和缓冲层的顶面以清洗、去除过量的颗粒，并使表面为疏水的或亲水的。处理表面之后，包含第一半导体层的晶圆和包含SOI衬底的晶圆是对准的。对准之后，可以通过接触和冲压工艺接合层。范德华力将位于第二半导体层的底部和第一半导体层的顶部之间的界面处的原子连接在一起(该工艺可以涉及一些等离子体蚀刻技术)。也可以应用热处理以增强界面处的原子的结合。可以对生成的半导体结构应用平坦化工艺或CMP工艺以将第二半导体层的厚度减小到需要的厚度。
[0035]接合之后，在第二半导体衬底上制造第二半导体器件层(操作106)。可以使用多个合适的工艺制造第二半导体层，合适的工艺包括光刻、蚀刻、清洗、化学机械抛光/平坦化(“CMP”)、薄膜沉积、热工艺、外延和材料填充等。
[0036]第二半导体衬底具有包括掩埋氧化物和第二沟道材料的绝缘体上半导体(“SOI”)结构。掩埋氧化物用作位于半导体沟道材料下方的电绝缘体。掩埋氧化物可以由诸如Si02、HfO, Al2O3或其他合适的氧化物材料的材料形成。电绝缘器件用于使第二半导体衬底中的第二沟道材料与形成在第一半导体器件层上的器件绝缘。
[0037]第二沟道材料可以由诸如S1、SiGe、GaAs等的材料形成。第二沟道材料可以相同或不同于第一半导体器件层中使用的半导体沟道材料。这样可以允许使用第一半导体衬底的沟道材料选择性地构建某些半导体器件并使用第二半导体衬底的沟道材料选择性地构建其他半导体器件。例如，第一半导体衬底的沟道材料可以是Ge且可以用于制造PMOS器件，第二半导体衬底的沟道材料可以是GaAs且可以用于制造NMOS器件以提高NMOS和PMOS晶体管的性能。
[0038]制造第二半导体器件层之后，可以完成半导体结构(操作108)。完成包括后段制程(“BE0L”)操作，其中，各个器件与位于多层半导体结构上的接线互连。BEOL可以包括接触件、绝缘层(电介质)、金属层、和用于芯片和封装件连接的接合点的制造。
[0039]图3是示出了用于产生具有两个半导体器件层的多层半导体结构的另一示例性方法的工艺流程图。该示例性方法包括提供SOI晶圆或位于衬底上的接合掩埋氧化物和第一沟道材料(操作100);在缓冲层上制造具有毯式顶面的第一半导体层(操作102) JfSOI衬底的底部绝缘体面(或接合掩埋氧化物和沟道材料)接合至第一半导体层的顶部毯式面(操作104);在SOI衬底上制造第二器件层(操作106);以及完成具有接线和金属化层的半导体结构(操作108)。图3的示例性方法类似于图2的示例性方法，但是提供了与可以如何制造第一半导体层相关的特定实例。
[0040]具体地，在这个实例中，在第一半导体器件层中器件的制造涉及氧化(“0D”)模块工艺(操作110)、栅极模块工艺(操作112)、源极/漏极模块工艺(操作114)、去除多晶硅栅极模块工艺(操作116)、中段制程(“ME0L”)模块工艺(操作118)、以及缓冲层沉积和CMP工艺(操作119)。
[0041]图6描绘了 SOI晶圆200的示例性部分的等距视图，可以提供SOI晶圆200以使用图3中描述的方法制造多层半导体结构。SOI晶圆200包括具有掩埋氧化物层204和位于掩埋氧化物层204之上的第一沟道材料206的硅衬底202。第一沟道材料可以包括具有N阱注入的Ge。掩埋氧化物层204可以由诸如Si02、HfO2, Al2O3或其他合适的氧化物材料形成。
[0042]再次参考图3，0D模块工艺(操作110)可以包括多个重复的隔离氧化物沉积和平坦化，光刻和蚀刻操作(操作120),以及扩散/离子注入操作(操作122),诸如P阱或N阱注入、P+注入和N+注入。
[0043]图7示出了在完成OD模块工艺(图3的操作110)之后的半导体结构的一部分的等距视图。所示的是用于掩埋氧化物层204之上的NMOS晶体管的OD鳍208，OD鳍208和掩埋氧化物层204依次位于衬底202之上。
[0044]再次参考图3，栅极模块工艺(操作112)包括诸如沉积隔离氧化物材料(操作124)、沉积伪多晶硅(操作126)、光刻/蚀刻伪多晶硅操作(操作128)、蚀刻隔离氧化物材料(操作130)、以及形成氮化物间隔件(操作132)的操作。
[0045]图8A示出了在完成栅极模块工艺(图3的操作112)之后