” )模块工艺(操作172)可以包括MO光刻和蚀刻操作(操作197)、硅化(操作198)、以及MO沉积和CMP (操作199)。
[0068]图20A示出了在第二半导体器件层中制造器件之后的半导体结构的等距视图。图20B提供了从图20A的横截线I得到的半导体结构的截面图。这些图示出了第一衬底202、第一掩埋氧化物层204、第一半导体器件(或晶体管)层228、毯式(g卩，粘合/接合)层230、第二掩埋氧化物层234、以及第二半导体器件(或晶体管)层250。第二晶体管层250包括N+源极/漏极区252、硅化物254、氮化物间隔件256、M0金属258、金属栅极260以及IL/HK262。
[0069]制造了第二半导体器件层之后，可以实施BEOL操作。图21A示出了包括添加Ml金属264的BEOL操作(例如，图5的操作108)完成之后的半导体结构的等距视图。图21B提供了从图21A的横截线I得到的半导体结构的截面图，并且也示出了从第二晶体管层的Ml金属264到MO金属258的通孔0266。
[0070]图22示出了多层半导体结构中的层间通孔的深度。具有最大深度的通孔0268是具有从Ml到第一 MO和从Ml到第一栅极的层间连接件的通孔。每个这种类型的通孔将具有蚀刻穿过MDl的深度270、蚀刻穿过第二晶体管层的ILDO氧化物的深度(由第二晶体管的鳍顶部之上的栅极高度272加上第二晶体管的鳍高度274确定)、蚀刻穿过掩埋氧化物的深度276、蚀刻穿过粘合/缓冲氧化物的深度278、以及蚀刻穿过第一晶体管的ILDO的深度。在示例性实例中，将蚀刻的接触孔的深度设计为小于150nm。在这个实例中，IMDl氧化物的高度为约40nm ;第二晶体管的鳍高度为约20nm?35nm ;鳍顶部之上的栅极高度为约35nm?45nm ;掩埋氧化物的高度为约1nm?20nm ;以及缓冲/粘合氧化物高度为约1nm ?20nmo
[0071]本书面说明书使用实例以公开本发明，其中包括最佳模式，且也使本领域普通技术人员能够制造和使用本发明。本发明的专利范围可以包括本领域普通技术人员能想到的其他实例。例如，半导体结构可包括三个或多个半导体器件层，其中，第一半导体器件层包括SOI衬底，并且第二、第三或更多的层也包括SOI衬底。在另一实例中，具有多个半导体器件层的半导体结构可包括具有PMOS器件的一个层和具有NMOS器件的另一个层。
[0072]相关领域中的技术人员将认识到，可以在没有一个或多个具体细节的情况下或具有其他替换的和/或额外的方法、材料或组件的情况下实施各个实施例。没有详细示出或描述已知的结构、材料或操作以避免模糊本发明的各个实施例的各方面。图中示出的各个实施例是说明性实例代表且没必要按比例绘制。在一个或多个实施例中，可以以任何合适的方式结合特定的部件、结构、材料或特性。在其他实施例中，可以忽略可包括的各个额外的层和/或结构和/或描述的部件。可以将各个操作以最有助于理解本发明的方式依次描述为多个离散的操作。然而，描述的顺序不应该被解释为暗示这些操作是必须依赖的顺序。特别地，这些操作不必以所表示的顺序实施。本发明中描述的操作可以以不同于所描述的实施例的顺序(串行或并行)实施。可以实施和/或描述各种额外的操作。在额外的实施例中可以忽略一些操作。
[0073]本书面说明书和下文的权利要求可以包括仅用于描述的目的且不应理解为限制的术语，诸如，左边的、右边的、顶部、底部、上方、下方、上面的、下面的、第一、第二等。例如，代表相对垂直的术语可以指衬底或集成电路的器件侧(或，有源面)是该衬底的“顶”面的位置；实际上该衬底可以是任何方向，使得在标准的底面参照系中衬底的“顶”面可以低于“底”面，且仍然落入术语“顶”的意思内的。除非另有具体描述，否则在本文中(包括在权利要求中)使用的术语“在...上”可以不表示第一层位于第二层上是直接位于其上且直接接触第二层；可以存在第三层或其他结构位于第一层和第一层上的第二层之间。本发明中描述的器件或物品的实施例可以以许多位置和方向进行制造、使用或运输。本领域的技术人员将认识到附图中示出的各个组件的各种等效组合和替换。
【主权项】
1.一种具有多个半导体器件层的半导体结构，所述半导体结构包括: 第一掩埋氧化物； 第一半导体器件层，制造在所述第一掩埋氧化物之上，且包括图案化的顶部表面； 毯式层，包括制造在所述图案化的顶部表面上方的绝缘体材料； 第二掩埋氧化物，接合至所述毯式层；以及 第二半导体器件层，制造在所述第二掩埋氧化物之上。
2.根据权利要求1所述的半导体结构，其中，由第一类型的沟道材料制造所述第一半导体器件层，并且由第二类型的沟道材料制造所述第二半导体器件层。
3.根据权利要求2所述的半导体结构，其中，所述第一类型的沟道材料不同于所述第二类型的沟道材料。
4.根据权利要求1所述的半导体结构，其中，一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
5.根据权利要求4所述的半导体结构，其中，一种类型的器件包括PMOS器件，并且另一种类型的器件包括NMOS器件。
6.根据权利要求1所述的半导体结构，其中，所述第一掩埋氧化物和所述第一半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
7.根据权利要求6所述的半导体结构，其中，所述第二掩埋氧化物和所述第二半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
8.—种制造多个半导体器件层结构的方法，所述方法包括: 提供第一晶圆，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料； 由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面； 制造毯式层，所述毯式层包括位于所述图案化的顶部表面上方的绝缘体材料； 提供第二晶圆，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料； 将所述第二掩埋氧化物层接合至所述毯式层； 由所述第二沟道材料制造第二半导体器件层；以及 将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连。
9.根据权利要求8所述的方法，其中，所述第一沟道材料和所述第二沟道材料不同。
10.一种制造多个半导体器件层结构的方法，所述方法包括: 提供第一 SOI晶圆，所述第一 SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料； 由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面； 制造毯式层，所述毯式层包括位于所述图案化的顶部表面上方的绝缘体材料； 将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至所述毯式层；以及 由所述第二沟道材料制造第二半导体器件层。
【专利摘要】本发明提供了一种具有多个半导体器件层的半导体结构。该半导体结构包括第一掩埋氧化物和制造在第一掩埋氧化物之上的第一半导体器件层。第一半导体器件层包括图案化的顶面。包括绝缘体材料的毯式层制造在图案化的表面上方。该半导体结构还包括接合至毯式层的第二掩埋氧化物和制造在第二掩埋氧化物之上的第二半导体器件层。本发明还涉及用于具有多个半导体器件层的半导体结构的系统和方法。
【IPC分类】H01L27-12, H01L21-84
【公开号】CN104637951
【申请号】CN201410371182
【发明人】林以唐, 蔡俊雄, 万幸仁
【申请人】台湾积体电路制造股份有限公司
【公开日】2015年5月20日
【申请日】2014年7月31日
【公告号】DE102013113776A1, US20150123203