电子器件、半导体封装件及其制造方法
【专利说明】电子器件、半导体封装件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2014年I月15日在韩国知识产权局提交的韩国专利申请N0.10-2014-0005205的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
[0003]公开的实施例涉及一种半导体封装件，更具体地说，涉及一种能够减轻其上安装有半导体芯片的衬底的应力的半导体封装件及其制造方法。
【背景技术】
[0004]通常，通过在晶圆上执行多个半导体工艺来形成多个半导体芯片。然后，通过在晶圆上执行封装工艺以便将多个半导体芯片中的每一个安装在印刷电路板(PCB)上来形成半导体封装件。半导体封装件可包括半导体芯片、其上安装有半导体芯片的PCB、用于将半导体芯片和PCB电连接的接合线或凸块以及用于密封半导体芯片的密封构件。可通过经设置在PCB下方的焊料球将多个半导体封装件安装在模块衬底上来形成存储器模块。在形成半导体封装件或存储器模块(其中一个或多个芯片安装在衬底和/或PCB上)的工艺过程中，例如，在封装件或模块的特定元件的重复加热和冷却过程中，某些连接会分离、变弱、开裂等。结果，对这种不足的防止是理想的。
【发明内容】
[0005]公开的实施例提供了一种诸如具有高可靠性和良好性能的半导体封装件的电子器件，例如，通过减轻由于衬底与密封构件和/或半导体芯片之间的热膨胀系数(CTE)差所导致的将被施加至其上安装有半导体芯片的衬底的应力，并且提供了制造该电子器件的方法。
[0006]根据一个实施例，一种半导体封装件包括:衬底；第一半导体芯片，其设置在衬底的第一表面上，第一半导体芯片为设置在衬底的第一表面上的唯一半导体芯片或者为形成在衬底的第一表面上的最下面的半导体芯片；多个外部连接端子，其设置在与衬底的第一表面相对的衬底的第二表面上；应力缓冲层，其形成在衬底的第一表面上，以与所述多个外部连接端子中的至少一个竖直重叠，其中，应力缓冲层形成在衬底的边缘部分上并且不接触第一半导体芯片或与第一半导体芯片竖直重叠；以及密封构件，其覆盖第一芯片和应力缓冲层。
[0007]应力缓冲层的模量可减小根据衬底与密封构件之间的热膨胀系数(CTE)的差的应力和/或应变。
[0008]在一个实施例中，应力缓冲层的模量低于衬底的模量。
[0009]在一个实施例中，应力缓冲层的模量低于衬底、第一半导体芯片和密封构件中的每一个的模量。
[0010]在一个实施例中，应力缓冲层形成在衬底的第一表面的设置有第一半导体芯片的部分以外的部分上。
[0011]在特定的实施例中，应力缓冲层包括在衬底的相对端部上的至少两个缓冲结构，每个缓冲结构沿着衬底的边缘部分纵向延伸并且从衬底的边缘内部横向延伸至衬底的边缘。
[0012]应力缓冲层可按照基于第一半导体芯片对称的形式形成在衬底的第一表面上。
[0013]在一个实施例中，应力缓冲层在第一半导体芯片的两个面对侧或四侧形成在衬底的第一表面上。
[0014]在一个实施例中，应力缓冲层从密封构件的侧表面暴露出来。
[0015]在特定的实施例中，第二半导体芯片可堆叠在第一半导体芯片上。第一半导体芯片可设置在衬底上，其无源表面面对衬底的第一表面，并且第一半导体芯片可通过多条导线电连接至衬底。在示例实施例中，第二半导体芯片通过凸块堆叠在第一半导体芯片上，其有源表面面对第一半导体芯片的有源表面，并且第二半导体芯片通过凸块、第一半导体芯片的重布线(rewiring)和导线电连接至衬底。
[0016]在特定的实施例中，第一半导体芯片是半导体芯片堆叠件的一部分，该半导体芯片堆叠件至少包括堆叠在第一半导体芯片上的第二半导体芯片，并且半导体芯片堆叠件的最靠近衬底的半导体芯片通过多个凸块连接至衬底，并且半导体芯片堆叠件的其余半导体芯片通过多个衬底通孔电连接至衬底。
[0017]根据其它示例实施例，一种电子器件包括:封装衬底；第一半导体芯片，其设置在封装衬底的第一表面上，第一半导体芯片为设置在封装衬底的第一表面上的唯一半导体芯片或者为形成在封装衬底的第一表面上的最下面的半导体芯片；多个外部连接端子，其设置在与封装衬底的第一表面相对的封装衬底的第二表面上；封盖层，其覆盖第一半导体芯片并且覆盖衬底的第一表面；第一缓冲结构，其在衬底的第一边缘部分形成在衬底的第一表面与封盖层之间，第一缓冲结构与第一半导体芯片的第一侧间隔预定距离；以及第二缓冲结构，其在衬底的第二边缘部分形成在衬底的第一表面与封盖构件之间，第二边缘部分与第一边缘部分相对，并且第二缓冲结构与第一半导体芯片的第二侧间隔预定距离。第一缓冲结构和第二缓冲结构中的每一个的模量可小于封装衬底的模量并且小于封盖层的模量。
[0018]在特定的实施例中，第一缓冲结构和第二缓冲结构中的每一个覆盖所述多个外部连接端子中对应的一组外部连接端子。
[0019]在一个实施例中，第一缓冲结构和第二缓冲结构是应力缓冲层的一部分，并且应力缓冲层的模量当封装衬底收缩或膨胀时减小来自封盖层的应力或应变影响。
[0020]在一个实施例中，第一缓冲结构和第二缓冲结构中的每一个的模量比封装衬底和封盖层中的每一个的模量小5%。
[0021 ] 电子器件还可包括将封装衬底安装在其上的模块衬底。
[0022]根据另一实施例，一种半导体器件包括:衬底；衬底的底表面上的多个外部连接端子；半导体芯片堆叠件，其设置在衬底的顶表面上，半导体芯片堆叠件包括最下面的半导体芯片以及一个或多个另外的半导体芯片；封盖层，其设置在衬底的顶表面上；以及边缘界面层，其在最下面的半导体芯片的外边界以外的位置形成在封盖层与衬底的顶表面之间的界面处，并且与最下面的半导体芯片间隔开。边缘界面层可由这样的材料形成，即，当衬底收缩或膨胀时该材料减小来自封盖层的应力或应变对衬底的影响。
[0023]在一个实施例中，边缘界面层的模量低于衬底、半导体芯片和封盖层中的每一个的模量，并且边缘界面层形成在衬底的顶表面上的边缘部分，并且至少覆盖所述多个外部连接端子的多个最外侧外部连接端子。
[0024]衬底可为封装衬底，并且边缘界面层可延伸至封装衬底的至少一个边缘，使得封装衬底的侧表面和边缘界面层的侧表面实质上共面。
[0025]在一个实施例中，边缘界面层形成在衬底的两个相对侧或衬底的四侧。
【附图说明】
[0026]通过以下结合附图的详细描述，将更加清楚地理解本发明构思的示例实施例，其中:
[0027]图1是根据本发明构思的实施例的半导体封装件的剖视图；
[0028]图2A至图2E是根据本发明构思的实施例的半导体封装件的顶视图；
[0029]图3是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0030]图4是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0031]图5A和图5B是根据本发明构思的实施例的半导体封装件的剖视图和顶视图；
[0032]图6是示出根据本发明构思的一个实施例的图1的半导体封装件中的第一半导体芯片和第二半导体芯片的电连接关系的电路图；
[0033]图7A和图7B是根据本发明构思的一个实施例示出基于图6的电路的第一半导体芯片和第二半导体芯片中的焊盘和凸块的电连接关系的顶视图；
[0034]图8是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0035]图9是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0036]图10是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0037]图1lA和图1lB是根据本发明构思的另一实施例的半导体封装件的剖视图和顶视图；
[0038]图12是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0039]图13是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0040]图14是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0041]图15是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0042]图16是根据本发明构思的另一实施例的半导体封装件的剖视图；
[0043]图17A和图17B是根据本发明构思的另一实施例的半导体封装件的剖视图和顶视图；
[0044]图18A和图18B是存储器模块的顶视图和底视图，图18C是沿着图18A的线II1-1II’截取的剖视图；
[0045]图19A至图19F是根据本发明构思的实施例的用于描述制造半导体封装件的方法的剖视图；
[0046]图20是包括根据本发明构思的一个或多个实施例的半导体封装件的存储卡的框图；
[0047]图21是包括根据本发明构思的一个或多个实施例的半导体封装件的示例性电子系统的框图；以及
[0048]图22是应用了根据本发明构思的一个或多个实施例的半导体封装件的示例性电子装置的透视图。
【具体实施方式】
[0049]现在，将参照附图详细描述本发明构思的示例实施例。
[0050]提供所述实施例以向本领域普通技术人员更加完全地描述本发明构思。然而，所述实施例可按照许多不同的形式实现并且不应理解为限于本文阐述的实施例。
[0051]在以下描述中，当描述某一组件连接至另一组件时，该某一组件可直接连接至另一组件，或者在它们之间可插入第三组件。类似地，当描述某一组件在另一组件上方时，该某一组件可直接在另一组件上方，或者在它们之间可插入第三组件。诸如“在……之间”、“在……上”或“邻近于”的其它术语遵照相同的解释。然而，如果两个组件被描述为彼此“接触”或被描述为“直接彼此连接”、“直接在上方”等，除非上下文清楚地另有说明，否则这些术语指示不存在中间组件。
[0052]应该理解，虽然本文中可使用术语例如第一、第二等来描述各个元件，但是这些元件不应被这些术语限制。除非另有说明，否则这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，第一芯片可被称作第二芯片，并且类似地，第二芯片可被称作第一芯片。
[0053]将参照作为理想示意图的平面图和/或剖视图描述本文描述的实施例。因此，所述示意图会根据制造技术和/或公差而发生改变。因此，公开的实施例不限于示图中示出的那些，而是包括基于制造工艺形成的构造的改变。因此，图中例示的区域具有示意性特性，并且图中示出的区域的形状例示了元件的区的特定形状，并且所述特定特性和形状不限制本发明的各方面。
[0054]为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖“在……之上”和“在……之下”这两种取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且将相应地解释本文所用的空间相对描述词。
[0055]除非上下文中另有说明，否则本文所用的诸如“相同”、“等同”、“平坦的”或“共面的”等术语当涉及取向、布局、位置、形状、尺寸、量或其它量度时，并不一定意指精确相同的取向、布局、位置、形状、尺寸、量或其它量度，而是旨在涵盖在例如由于制造工艺导致的可接受的变化范围内的近似相同的取向、布局、位置、形状、尺寸、量或其它量度。本文中可使用术语“实质上”来反映这种含义。
[0056]在附图中，为了使描述方便和清楚，夸大了组件的结构或尺寸，并且省略与描述无关的部分。相同的附图标记在附图中指示相同的元件。
[0057]除非进行了不同的限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本领域普通技术人员通常理解的含义相同的含义。应该理解，除非在本申请中清楚地这样定义，否则在通用词典中定义的通用术语具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化地或过于形式化的含义理解这些术语。本申请中使用的专用术语仅用于描述特定实施例，并且不以任何方式旨在限制本发明构思。
[0058]如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。如本文所用，除非上下文清楚地另有说明，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。当诸如“……中的至少一个”的表达出现于一列元件之后时，其修饰整列元件而不修饰列中的单独的元件。
[0059]图1是根据本发明构思的实施例的半导体封装件1000的剖视图，并且可对应于沿着图2A的线1-1 ’剖切的部分。
[0060]参照图1，根据本发明构思的实施例的半导体封装件1000可包括衬底100、第一半导体芯片200、第二半导体芯片300、应力缓冲层400、密封构件500 (本文中还称作封盖层或模制层)和外部连接构件600。
[0061]衬底100是支承衬底，在其上部上安装有第一半导体芯片200和第二半导体芯片300，并且可包括主体层110、下保护层120和上保护层130。可基于印刷电路板(PCB)、陶瓷衬底、玻璃衬底、中间层衬底等形成衬底100。根据环境，可由有源晶圆形成衬底100。有源晶圆是其上形成有半导体芯片的诸如硅晶圆的晶圆。
[0062]在根据当前实施例的半导体封装件1000中，衬底100可为PCB，例如，模制底部填充(MUF) PCB。当然，衬底100不限于MUF PCB。这里，MUF工艺是一种通过一次成型工艺来密封半导体芯片的边缘部分以及半导体芯片与PCB之间的间隔部分或者各半导体芯片之间的间隔部分的工艺。在MUF工艺中使用的PCB被称作MUF PCB。布线(未示出)形成在衬底100上并且可通过引线接合或倒装芯片接合电连接至第一半导体芯片200和第二半导体芯片300的电路(例如，集成电路)。可替换地，可使用衬底通孔以将第一半导体芯片200和第二半导体芯片300的电路电连接至衬底100。另外，外部连接构件600可设置在衬底100的一个表面上，该表面与其上安装有第一半导体芯片200和第二半导体芯片300的另一表面相对。衬底100可通过外部连接构件600安装在模块衬底或系统插板上。注意，虽然本文描述了示例性外部连接构件600，但是如图所示，通常将使用多个外部连接构件600。
[0063]多层或单层布线图案(未示出)可形成在主体层110内，并且外部连接构件600和衬底焊盘140可通过布线图案彼此电连接。下保护层120和上保护层130用于保护主体层110，并且可由例如阻焊剂(SR)形成。另外，诸如衬底焊盘140、外部连接构件600等的不同的导电连接器在本文中可被称作端子或导电端子(例如，衬底端子140、外部连接端子600 等)。
[0064]当衬底100是PCB时，可例如通过以下步骤实现主体层110:将酚醛树脂或环氧(或FR-4)树脂等压缩至预定薄的厚度；在压缩的树脂的两个表面上沉积诸如铜箔之类的导电膜；以及通过对铜箔进行图案化来形成作为电信号的传递路径的布线图案。另外，形成在主体层110的上表面和下表面上的布线图案可通过穿过主体层110的过孔接触件(未示出)彼此电连接，并且可通过在主体层110的除端子连接部分(例如，衬底焊盘140和外部下焊盘620)以外的整个上表面和下表面上涂布阻焊剂层来实现下保护层120和上保护层130。
[0065]PCB可被分为仅在其一个表面上具有布线的单层PCB和在其两个表面上具有布线的双层PCB。可通过利用称作预浸料坯(pr印reg)的绝缘体将铜箔形成为三层或更多层，并且可根据形成的铜箔层的数量通过形成三层或更多布线层来实现多层布线PCB。当然，在根据当前实施例的半导体封装件1000中，衬底100不限于上述结构或材料。
[0066]在一个实施例中，第一半导体芯片200可包括有源表面ACT和无源表面NACT，并且可通过将无源表面NACT经粘合剂构件270附着并固定至衬底100来将第一半导体芯片200堆叠在衬底100上。粘合剂构件270可包括例如由非导电膜(NCF)、各向异性导电膜(ACF)、紫外线(UV)膜、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂、非导电浆料(NCP)等形成的层。在一个实施例中，粘合剂构件270可为晶片附着膜(DAF)。当然，粘合剂构件270不限于上述材料和结构。
[0067]第一半导体芯片200可包括主体部分(未不出，参照图15的211)、布线部分(未示出，参照图15的212)、保护层(未示出)等。可基于有源晶圆形成第一半导体芯片200。
[0068]当基于有源晶圆形成第一半导体芯片200时，主体部分可包括半导体衬底(未示出)、集成电路层(未示出)、层间绝缘层(未示出)等。设置在主体部分上的布线部分可包括金属间绝缘层(未示出)和金属间绝缘层中的多层布线层(未示出)。
[0069]用于主体部分的半导体衬底可包括诸如(例如)硅晶圆的IV族材料晶圆或II1- V族化合物晶圆。就形成方法而言，可由诸如硅单晶晶圆的单晶晶圆形成半导体衬底。然而，半导体衬底不限于单晶晶圆，而是可针对半导体衬底使用各种晶圆，诸如外延晶圆、抛光晶圆、退火晶圆、绝缘体上硅(SOI)晶圆等。外延晶圆是一种通过在单晶硅衬底上生长结晶材料获得的晶圆。
[0070]虽然图1中未示出，但是可在有源表面ACT的布线部分上形成保护层。保护层可用于保护第一半导体芯片200免于外部物理和化学损伤。保护层