体表面材料(例如Ge、II1-V族等)之间的晶格失配或热失配中的一个或多个。过渡层可以是设置在缓冲层上以达到衬底105的顶部(生长)表面(例如，不同SiGe浓度的或者不同II1-V族组分的)任何假晶层。
[0026]用于纳米线晶体管100的半导体层可以是IV族(例如S1、Ge或SiGe合金)、II1-V族(例如，InAs,InGaAs,InAlAs等)、或者二者的组合(即，一层Ge与一层或多层II1-V族材料)。在示范性实施例中，源极区130设置在衬底105上，并且具有至少一个源极半导体层111A，所述至少一个源极半导体层11IA可以是与衬底105的半导体顶部表面相同材料的(例如硅)。源极半导体是以本领域中常规的任何掺杂水平重掺杂的(例如，对于NM0SFET是η型)。在源极半导体层IllA是合金的情况下，低带隙材料可以用于NM0SFET实施例。与源极半导体层IllA接触的是触点金属化(例如硅化物等，未示出)，或者在衬底105中可以存在嵌入式源极线(未示出)以接触源极半导体层IllA的底部表面。电介质132完全围绕源极半导体层IllA和或触点金属化。
[0027]设置在源极半导体层IllA上的是沟道半导体层111Β。如本文进一步描述的，沟道半导体层IllB可以包括根据Lg的一个或多个组分变化。然而通常，沟道半导体层IllB是未掺杂的或者轻掺杂的，其中，在沟道半导体层IllB与源极半导体层IllA之间的界面处，源极半导体中的掺杂剂种类浓度急剧转变。在示范性实施例中，源极半导体IllA的η型(或P型)掺杂邻接轻掺杂的或者本征的沟道半导体111Β，以接近于δ掺杂分布，其中，对于不大于2-3nm的L(或z高度)变化，掺杂剂浓度改变至少一个数量级(例如，从>le20cm-3到<le19cm-3)。这种陡峭的分布是在源极/漏极区与沟道层之间的原位掺杂的外延层过渡的标记，其是不能借助常规注入技术来复制的。晶体管100包括同轴地完全缠绕沟道区135内的纳米线周围的栅极叠置体。栅极叠置体需要设置在电介质层150A周围的金属栅极电极150B。如所示出的，栅极电极150B由电介质132与源极半导体IllA绝缘。栅极电介质150A可以是本领域已知的，并且有利地是高-k材料(例如，>10)，像Hf02、Zr02，或者其它金属-氧化物，在本文其它部分还详细描述了栅极金属150B的组分与电气属性。
[0028]设置在沟道半导体层IllB上的是漏极半导体层111C。漏极半导体层IllC的组分可以与源极半导体IllA相同(例如，硅)，或者不同(例如，SiGe)，如本文其它地方进一步描述的。在任一情况下，漏极半导体层IllC以本领域中常规的任何掺杂水平类似重掺杂的(例如，对于NMOSFET是η型)。在源极半导体层IllA是合金的情况下，低带隙材料可以用于NM0SFET实施例。在示范性实施例中，漏极半导体IllC的η型(或ρ型)掺杂接近于δ掺杂，其中，在漏极半导体层IllC的第一个2-3nm内，掺杂浓度从沟道半导体层IllB的掺杂浓度转变升高一个数量级或者更大。顶部漏极触点金属化170还设置在漏极半导体层IllC上，例如，同轴地完全缠绕半导体周围。第二电介质160将金属化170与栅极电极150B隔离。
[0029]晶体管100具有临界尺寸，诸如由外延层厚度限定的Lg(S卩，纵向长度L的部分)，所述外延层厚度可以由生长工艺来很好地控制(例如为Inm)。而且，借助限定纳米线的长度的外延层生长，可以易于调整材料组分，以实现带隙和迀移率差异化，如在图2A-2G环境下进一步描述的。
[0030]在实施例中，垂直纳米线晶体管包括源极半导体，与沟道半导体相比，所述源极半导体在垂直于传输的平面中(x-y平面)具有更高态密度有效电子质量和/或更低的传输质量(z方向)。这种实施例将比传统器件具有更高的晶体管驱动电流。图2A示出了根据实施例的具有用以提供有效质量中的差异化的轴向差异的源极和漏极半导体的垂直纳米线晶体管201的横截面视图。垂直纳米线晶体管201是垂直纳米线晶体管100的一个实施例，其具有从头到尾来自图1的附图标记，以标识相似的特征。如图2A所示的，第一基本上单晶的半导体层IllA用于源极区130，而第二基本上单晶的半导体层211用于沟道区135和漏极区140，仅在表示这两个区域之间的界面的虚线处存在掺杂的差异(例如分别为P-到η+)。在某些这种实施例中，半导体层IllA的材料具有比半导体层211更轻的有效传输质量。
[0031]例如，在一个IV族实施例中，半导体层11IA是Ge或SiGe合金(有利地具有70%或更大的Ge浓度)，而半导体层211是硅或SiGe合金(具有基本上更低的Ge含量)。在一个示范性II1-V族实施例中，半导体层IllA是InAs，而用于沟道和漏极的半导体层211具有更低的In含量(例如，诸如具有53%的In的InGaAs的三元合金)。在一个混合IV-1II/V族实施例中，半导体层IllA是Ge，而半导体层211是GaAs (与Ge晶格匹配)。在另一个混合实施例中，半导体层IllA是Ge，而半导体层211是AlAs (Ge和AlAs几乎晶格匹配)。
[0032]对于这些示范性实施例，更大的态密度(DOS)质量导致FET驱动电流(1n)中有利的增大。图2B是示出了根据实施例的与具有两个有效电子质量的晶体管结构相比的，利用具有一个有效电子质量的晶体管结构的非平衡格林函数(NEGF)量子传输的仿真的曲线图。如所示的，对于特定栅极电压(例如，Vg = 0.5V)，具有15nm的Lg和5nm的横向体宽度的多栅极晶体管中的驱动电流增大约50%，其中，对于相等泄漏电流(1ff)，半导体层IllA的态密度有效电子质量是半导体层211的两倍。
[0033]如图2A所示的，在示范性实施例中，沟道区135的部分包括半导体层211和半导体层111A，其中沟道区135的“源极”端具有与沟道区135的“漏极端”不同的组分。值得注意地，在晶体管201在工作电路中互连时，半导体层IllA可以有利地是链接到另一个晶体管的互连，例如如在图2E中进一步示出的。如图2A所示的，半导体层IllA可以改正为环形源极触点金属化(未示出)的沉积。在实施例中，掺杂剂(例如，η型种类)浓度分布在半导体层IllA与211的界面下的点处转变，如与δ掺杂剂分布转变相对应的通过半导体层IllA的虚线所表示的。栅极叠置体的底部相对于在半导体层211与半导体层IllA之间的界面在ζ维度中对齐，以便具有适当的重叠LI，其可以在2-4nm的数量级上，确保了半导体层IllA的轻掺杂部分的电导率在晶体管操作过程中可由栅极电极来控制。如图2A进一步所示的，栅极电极150B的ζ维度膜厚度可以延伸通过沟道的漏极端(重叠L2)，因为沟道长度由外延生长工艺来限定，而不是由栅极电极150B的ζ维度厚度来限定。
[0034]在实施例中，通过对沟道层使用至少与源极区不同的半导体材料来使得垂直纳米线MOSFET的沟道半导体层产生应变。这种应变可以通过从源极半导体层的界面假晶地形成半导体沟道和/或通过在沟道的长度上使半导体组分渐变来引入。图2C示出了根据实施例的具有应变的假晶半导体沟道的垂直纳米线晶体管202的横截面视图，而图2D示出了具有在与电流流动平行的方向上组分渐变的半导体沟道的垂直纳米线晶体管203的横截面视图。垂直纳米线晶体管202和203是垂直纳米线晶体管100的实施例，其具有从头到尾来自图1的附图标记，以标识相似的特征。
[0035]参考图2C，晶体管202包括例如ρ型硅的源极半导体层111Α，晶体管202具有由SiGe组成的沟道半导体111Β。在示范性实施例中，漏极半导体11IC则同样是ρ型硅，源极区和漏极区则都放置在沟道的相反末端，沟道受到垂直于流过沟道的电流的轴向方向的平面中的压缩应力(即，横向应力)，其产生有利的带分裂，所述带分裂改进了通过沟道的空穴迀移率。类似地，如其中源极半导体层IllA是η型InAs的示范性II1-V族源极半导体，沟道半导体IllB InGaAs放置在垂直于流过沟道的电流的轴向方向的平面中的拉伸应力(即横向应力)下，其产生有利的带分裂，所述带分裂改进了通过沟道的电子迀移率。II1-V族PMOS器件示例包括Α10.35In0.65Sb的源极半导体层11IA和A10.4In0.6Sb的漏极半导体层111C，其间具有压缩应变的InSb沟道半导体层111B。在另一个PMOS II1-V族实施例中，沟道半导体层11IB是由GaAs源极