一种mtp器件结构及其制作方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制作方法，特别是涉及一种MTP器件结构及其制作方法。
【背景技术】
[0002]多次可编程存储器((Mult1-Time Program Memory, MTP),相比于单次可编程存储器(one time program Memory, OTP)来说,具有可多次进行数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，已逐渐成为个人电脑、电子设备、移动存储等领域所广泛采用的一种存储器器件。
[0003]现有的一种MTP电路结构如图1所示，其包括一个浮栅晶体管20、一个与所述浮栅晶体管结构相连的选择晶体管30、以及一个用于控制擦除所述浮栅晶体管20中的电荷的擦除电容10。对于0.13 μ m以下的MTP器件，其要求非常高的擦除速度，上述现有的结构中，其擦除速度约为230us，远远没有达到要求的擦除速度。为了增加擦除速度，一般做法是增大擦除电容的体积，然而，这种做法往往会大大降低器件的整体速度和器件的集成度，因此，依靠增大擦除电容的体积来达到增加擦除速度的方法不尽如人意。
[0004]现有的一种MTP器件结构如图2所示，其包括形成于基底201中的相隔排列的浅沟道隔离结构202，位于所述浅沟道隔离结构之间并被藉由所述浅沟道隔离结构所隔开的N阱区203和P阱区204 ;覆盖于所述浅沟道隔离结构、N阱及部分P阱区的浮栅结构，所述浮栅结构包括浮栅氧化层205及浮栅多晶硅层206 ；以及形成于未被所述浮栅结构覆盖的P阱区中的N+接触区207 ;另外，所述MTP器件还包括位于所述浅沟道隔离结构外侧的NMOS及PMOS等器件结构208及209。
[0005]上述MTP器件结构的擦除方法可以采用FN(Fowler_Nordheim tunneling,福勒-诺德海姆隧穿)机制。向擦除端(此处为上述的N+接触区)施加擦除电压，同时，浮栅结构的电势被维持为接近地电压。此时，所述浮栅多晶硅层中的大部分电子穿过浮栅结构的浮栅氧化层到达P阱区，实现福勒-诺德海姆隧穿效应。通过以上方法，电子从浮栅多晶硅层中被移除，即完成了 MTP器件结构的存储数据的擦除。
[0006]在浮栅氧化层厚度一定的前提下，该浮栅氧化层两端的电压差(一端为擦除电压，另一端为浮栅多晶硅层的地电压)越大对应的隧穿场强也就越大，福勒-诺德海姆隧穿的隧穿电流也越大，擦除速度就越快。为了取得更快的擦除速度，希望擦除电压越大越好。但是，对于上述结构的MTP器件结构，其擦除电压一般为6V，原因是N+接触区与P阱区之间并不能承受较高的电压，一般来说，此结构的击穿电压为10V以下，擦除电压的增大容易导致器件结构的破坏。
[0007]因此，提供一种可以有效提高擦除电压并保持器件稳定性能的MTP器件结构及其制作方法实属必要。
【发明内容】
[0008]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MTP器件结构及其制作方法，用于解决现有技术中MTP器件擦除速度难以提高的问题。
[0009]为实现上述目的及其他相关目的，本发明提供一种MTP器件结构的制作方法，至少包括以下步骤:
[0010]提供一半导体衬底，于所述半导体衬底中制作出用于隔离第一阱区与第二阱区的浅沟道隔离结构；
[0011]采用N型掺杂离子注入工艺于所述第一阱区形成N阱；
[0012]采用P型掺杂离子注入工艺于所述第二阱区下部形成P-区域；
[0013]采用N型掺杂离子注入工艺于所述第二阱区上部形成N-区域；
[0014]形成覆盖所述N阱、浅沟道隔离结构及部分N-区域的浮栅结构。
[0015]作为本发明的MTP器件结构的制作方法的一种优选方案，还包括步骤:于未被所述浮栅结构覆盖的N-区域中形成N+接触区。
[0016]作为本发明的MTP器件结构的制作方法的一种优选方案，所述P-区域所注入的掺杂离子为硼，注入能量的范围为160?240Kev，注入剂量的范围为1E12?5E12/cm2。
[0017]作为本发明的MTP器件结构的制作方法的一种优选方案，所述N-区域所注入的掺杂离子为磷，注入能量的范围为60?120Kev，注入剂量的范围为5E12?2E13/cm2。
[0018]作为本发明的MTP器件结构的制作方法的一种优选方案，所述N-区域的深度不大于所述浅沟道隔离结构的深度。
[0019]作为本发明的MTP器件结构的制作方法的一种优选方案，所述浮栅结构的制作包括步骤:
[0020]依次形成覆盖于所述浅沟道隔离结构、N阱及N-区域的浮栅氧化层及浮栅多晶硅层；
[0021]采用光刻工艺去除部分的浮栅氧化层及浮栅多晶硅层，保留覆盖于所述N阱、浅沟道隔离结构及部分N-区域的浮栅氧化层及浮栅多晶硅层；
[0022]于所述浮栅氧化层及浮栅多晶硅层两侧制作侧墙结构，完成浮栅结构的制作。
[0023]本发明还提供一种MTP器件结构，包括:
[0024]半导体衬底；
[0025]浅沟道隔离结构，形成于所述半导体衬底中；
[0026]第一阱区及第二阱区，分别形成于所述浅沟道隔离两侧的半导体衬底中，所述第一阱区为N阱，所述第二阱区包括下部的P-区域及上部的N-区域；
[0027]浮栅结构，覆盖于所述N阱、浅沟道隔离结构及部分N-区域。
[0028]作为本发明的MTP器件结构的一种优选方案，还包括形成于未被所述浮栅结构覆盖的N-区域中的N+接触区。
[0029]作为本发明的MTP器件结构的一种优选方案，所述N-区域的深度不大于所述浅沟道隔离结构的深度。
[0030]作为本发明的MTP器件结构的一种优选方案，所述浮栅结构包括覆盖于所述N阱、浅沟道隔离结构及部分N-区域的浮栅氧化层及浮栅多晶硅层、以及形成于所述浮栅氧化层及浮栅多晶硅层两侧的侧墙结构。
[0031]如上所述，本发明提供一种MTP器件结构及其制作方法，所述制作方法包括步骤:提供一半导体衬底，于所述半导体衬底中制作出用于隔离第一阱区与第二阱区的浅沟道隔离结构；采用N型掺杂离子注入工艺于所述第一阱区形成N阱；采用P型掺杂离子注入工艺于所述第二阱区下部形成P-区域；采用N型掺杂离子注入工艺于所述第二阱区上部形成N-区域；形成覆盖所述N阱、浅沟道隔离结构及部分N-区域的浮栅结构。本发明通过将原有的P阱区制作成由下部的P-区域及上部的N-区域组成的第二阱区，可以大大的提高了MTP器件的擦除电压，不需要增加擦除电容的体积便可大大提高MTP器件的擦除速度。本发明制作方法简单，与CMOS工艺兼容，适用于工业生产。
【附图说明】
[0032]图1显示为现有技术中的MTP器件电路结构示意图。
[0033]图2显示为现有技术中的一种MTP器件结构的具体结构示意图。
[0034]图3显示为本发明的MTP器件结构的制作方法的步骤流程示意图。
[0035]图4?图11显示为本发明的MTP器件结构的制作方法的各步骤Sll?S15所呈现的结构示意图。
[0036]元件标号说明
[0037]101半导体衬底
[0038]102浅沟道隔离结构
[0039]103N 阱
[0040]104P-区域
[0041]105N-区域
[0042]106浮栅氧化层
[0043]107浮栅多晶硅层
[0044]108侧墙结构
[0045]109N+接触区
[0046]110源区
[0047]111漏区
[0048]Sll ?S15步骤
【具体实施方式】
[0049]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0050]请参阅图3?图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0051]如图3?图11所示，本实施例提供一种MTP器件结构的制作方法，至少包括以下步骤:
[0052]如图3及4所示，首先进行步骤S11，提供一半导体衬底101，于所述半导体衬底101中制作出用于隔离第一阱区与第二阱区的浅沟道隔离结构102。
[0053]作为示例，本步骤还同时制作出用于隔离其它器件结构如CMOS等的浅沟道隔离结构，在本实施例中，所述半导体衬底101为硅衬底，当然，在其它的实施例中，如碳化硅衬底、锗硅衬底等也适用于本发明。
[0054]具体地，先于所述半导体衬底101中定义有源区，包括第一阱区、第二阱区及CMOS的源漏区等区域，然后根据上述区域采用干法刻蚀于所述半导体衬底101中刻蚀出沟槽，并于所述沟槽中填充二氧化硅等绝缘介质，然后采用回刻或CMP等工艺形成浅沟槽隔离结构。
[0055]如图3及图5所示，