构的截面结构示意图包括半导体衬底108，半导体衬底108包括有有源区，半导体衬底108内的阱109，位于半导体衬底108上的栅极介电层110，所述栅极介电层110露出部分的半导体衬底108,位于所述露出的半导体衬底108上的半浮栅1lb,半浮栅1lb直接和有源区相接触形成浮栅接触区103，位于半浮栅1lb表面以及侧面的隔离介质层105，位于栅极介电层110和隔离介质层105上的控制栅102，位于控制栅102两侧的侧墙104，位于控制栅102两侧半导体衬底108中的源极106和漏极107。
[0034]本发明制作的半浮栅存储器结构，这种存储器结构在区域I中通过控制栅包裹半浮栅，同时半浮栅完全覆盖浮栅接触；在区域II中半浮栅上没有形成控制栅。
[0035]在本实施例中所述衬底为P型衬底，其具体的掺杂浓度不受本发明限制性的。半导体衬底具体的可以通过外延生长形成，也可以为晶圆衬底。
[0036]采用标准的阱注入工艺在半导体衬底中形成P阱。可以通过高能量注入工艺形成P阱，也可以通过低能量注入，搭配高温热退火过程形成P阱。
[0037]在形成所述半浮栅之后，对所述半浮栅执行离子注入工艺，其中，注入的离子为P+离子。
[0038]以侧墙结构、隔离介质层、控制栅为掩膜对半导体衬底执行注入N+杂质以在半浮栅或者控制栅两侧的半导体衬底中形成源、漏极。
[0039]对于本领域的技术人员而言，当所述半导体衬底为N型衬底，注入的离子与上述P型衬底的注入离子不同，所选择注入的离子是本领域的常用技术手段，再次就不详细论述。
[0040]图2为根据本发明的一个实施方式制作的半浮栅存储器结构的等效电路图。半浮栅存储器结构200包括MOS管201、嵌入式(embedded)TFET203、控制栅极204。MOS管201包括半浮栅202、源极205和漏极206。嵌入式TFET203包括二极管207和二极管208。
[0041]半浮栅202和二极管207的输入端相连接，半浮栅202和二极管208的输入端相连接。
[0042]源极205和二极管207的输出端相连接，漏极206和二极管208的输出端相连接。
[0043]控制栅极204和嵌入式TFET203相连接。
[0044]图3A-3D为根据本发明的一个实施方式制作的半浮栅存储器结构的等效电路图的操作示意图。如图3A和图3B所示，存储器结构300通过控制栅包裹半浮栅302，同时半浮栅完全覆盖浮栅接触区，控制栅301控制TFET通过浮栅接触区对半浮栅303进行充放电实现存储器300的写功能，实施写功能时需要保持源极304和漏极305同时高电位或低电位。
[0045]示例性地，如图3A所示，当执行写高电位I功能时，源极304和漏极305的电位同时为高电位1，控制栅301的电位为电位-1。
[0046]示例性地，如图3B所示，当执行写低电位O功能时，源极304和漏极305的电位同时为低电位-1，控制栅301的电位为电位I。
[0047]如图3C所示，半浮栅存储器结构300通过半浮栅302控制一个MOSFET实现存储器300的读功能(要求MOSFET的阈值电压小于TFET的二极管的正向导通开启电压)，在实施读功能动作时控制栅301保持TFET关断。
[0048]示例性地，当执行读功能动作时，控制栅301的电位为低电位0，以保持TFET关断，源极304和漏极305的电位相反，例如，源极304的电位为低电位0，漏极305的电位为高电位I。
[0049]如图3D所示，半浮栅存储器结构300通过半浮栅302控制一个MOSFET实现存储器300的待机(Standby)功能，在实施读功能动作时控制栅保持TFET关断。
[0050]示例性地，当执行待机功能动作时，控制栅301的电位为低电位0，以保持MOSFET关断，源极204和漏极205的电位均为高电位I。
[0051]图1A为根据本发明制作的半浮栅存储器结构的俯视结构示意图，图4A-7A和图4B-7B示出根据本发明的一个实施方式制作半浮栅存储器结构的方法的相关步骤的示意性剖面图，具体地，图4A-7A为根据本发明的一个实施方式制作半浮栅存储器结构沿图1A的A-A截面结构的方法的相关步骤的示意性剖面图；图4B-7B为根据本发明的一个实施方式制作半浮栅存储器结构沿图1A的B-B截面结构的方法的相关步骤的示意性剖面图。下面结合图1A、图4A-7A、图4B-7B和图8对本发明的【具体实施方式】做详细说明。
[0052]步骤Al:提供半导体衬底400，半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于:S1、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs, InP，以及其它II1- V或I1-VI族化合物半导体。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅(SOI)、或者绝缘体上SiGe (SGOI)的分层半导体。
[0053]在本发明一具体实施例中，所述半导体衬底400选用单晶硅材料构成。在所述半导体衬底400中形成有隔离结构，本实施例中，所述隔离结构为浅沟槽隔离(STI)结构。所述半导体衬底400中还形成有各种阱(well)结构，为了简化，图示中予以省略。
[0054]在所述半导体衬底中形成有阱，在本发明的一【具体实施方式】中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。
[0055]在半导体衬底400上形成栅极介电层401，栅极氧化层401可以通过热氧化、化学气相沉积(CVD)或氧氮化工艺形成。栅极氧化层401可以包括如下的任何传统电介质:二氧化硅、氮氧化硅或者氧化铪等中的一种或几种，如图4A所示。
[0056]接着，刻蚀部分的栅极介电层401露出半导体衬底400以形成浮栅接触区402，如图4B所述。
[0057]在本发明一具体实施例中，在栅极介电层401上依次形成底部抗反射涂层(BARC)和图案化的光刻胶层。
[0058]采用光刻工艺刻蚀所述栅极介电层401露出半导体衬底400以形成浮栅接触区402，通过光刻掩膜版将浮栅接触区的图形转移到光刻胶层上，以光刻胶层作为掩膜刻蚀栅极介电层401，去除所述光刻胶层。
[0059]既可以采用干蚀刻法也可以采用湿蚀刻法刻蚀所述栅极介电层401。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，优选地，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。
[0060]步骤A2:在半导体衬底500上形成浮栅材料层，浮栅材料层可以包括各个材料，所述各个材料包含但不限于:某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。浮栅也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。在本发明的实施例中，浮栅材料层的材料优选多晶硅或者金属栅极材料。
[0061]在本发明一具体实施例中，浮栅材料层的材料优选未掺杂的多晶硅。在本发明一具体实施例中，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括:反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100?200立方厘米/分钟(sccm)，如150sccm ;反应腔内温度范围可为700?750摄氏度；反应腔内压力可为250?350毫毫米萊柱(mTorr),如300mTorr ;所述反应气体中还可包括缓冲气体,所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5?20升/分钟(slm)，如8slm、10slm 或 15slm。
[0062]在本发明一具体实施例中，在形成所述浮栅材料层之后执行半浮栅扩散掺杂工艺，对浮栅材料层实施P+型掺杂工艺。需要说明的是对浮栅材料层执行扩散掺杂的离子可以选择为N+型或者P+型，本领域的技术人员可以根据半导体衬底中阱的掺杂类型选择浮栅材料层掺杂离子的类型。
[0063]示例性地，采用原位掺杂工艺对所述浮栅材料层进行掺杂。在本发明实施例中，原位掺杂浓度可以为114至102°原子/cm3。在本发明的一个实施例中，形成浮栅材料层气体和掺杂气体的流量与工艺、温度等均有关系。
[0064]示例性地，采用离子注入工艺对所述浮栅材料层进行掺杂。在本发明实施例中，离子注入的工艺为:注入离子束能量为1KV?50KV，离子剂量为Ie14?Ie2tl原子/cm2，注入的倾斜角度范围为0°?10°
[0065]接着,刻蚀所述浮栅材料层以在半导体衬底500上形成半浮栅503,如图5A和图5B所示。
[0066]所述半浮栅503的结构包括两部分半浮栅503a和半浮栅503b，半浮栅503a的宽度L大于半浮栅503b的宽度L’,半浮栅503a位于栅极介电层501上,半浮栅503b完全覆盖浮栅接触区502。
[0067]示例性地，光刻