04的多晶硅材料对化学机械研磨液的选择比远远小于氧化硅材料对化学机械研磨液的选择比，然而上述条件对于特征尺寸大于或等于0.1微米的第二伪栅极尤为明显，对于特征尺寸小于0.1微米的第四伪栅极不明显。这样，相同的化学机械条件下，第二伪栅极102会被研磨的很快，第四伪栅极104会被研磨的很慢。化学机械研磨工艺结束后，化学机械研磨液对第二伪栅极102的过研磨会比较严重，进而对第二伪栅极102周围的氧化硅层105产生较严重的过研磨。于是就出现了图4的情景:当采用化学机械研磨的方法将第一铝层109 (参考图3)研磨至氧化硅层105的表面形成第一铝栅极110和第三铝栅极111时，PMOS区域I I较大特征尺寸的第二伪栅极102的高度和第二伪栅极102周围的氧化硅层105的高度明显低于NMOS区域I的第一铝栅极110的高度和第一铝栅极110周围的氧化硅层105的高度，形成过研磨凹坑。
[0042]接着，结合参考图5，去除第二伪栅极102后形成的第二栅极凹槽112的高度也明显低于NMOS区域I的第一铝栅极110的高度和第一铝栅极110周围的氧化硅层105的高度。当采用化学机械研磨的方法将第二铝层114研磨至NMOS区域I的氧化硅层105时，该机械研磨操作停止。这时，参考图7，在PMOS区域I I的第二栅极凹槽112中不仅填充满第二铝层114，形成第二铝栅极115，在第二铝栅极115周围的氧化硅层105上也会形成残留的第二铝层114，也就是说，在上述研磨凹坑内残留有第二铝层114。当对后续形成的晶体管施加电压时，残留在氧化硅层105上的第二铝层114会使第二铝栅极115发生短路。例如，如果PMOS区域有多个第二铝栅极时，相邻的第二铝栅极115会被残留在介质层上的第二铝层114相连，从而会使相邻的第二铝栅极115发生短路的现象。因此，形成的PMOS晶体管的性能不好，严重时，无法工作。
[0043]为解决上述问题，本发明提供了一种半导体器件的形成方法。采用本发明的方法形成的半导体器件的性能会有大幅度提高。
[0044]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0045]参考图8，提供半导体衬底200，所述半导体衬底200包括第一区域I和第二区域I I，所述第一区域I与第二区域I I类型不同，在所述第一区域I形成至少一个第一伪栅极201，至少一个第三伪栅极203。在所述第二区域I I形成至少一个第二伪栅极202、至少一个第四伪栅极204。所述第二伪栅极202的特征尺寸大于或等于0.1微米。
[0046]半导体衬底200材料可以是硅衬底、锗硅衬底、II1- V族元素化合物衬底、碳化硅衬底或其叠层结构，或绝缘体上硅结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。本实施例中，所述半导体衬底200为硅衬底，其中还形成有隔离结构，所述隔离结构可以是浅沟槽隔离结构，或本领域技术人员公知的其他用于器件隔离或有源区隔离的隔离结构。
[0047]本实施例中，第一区域I为PMOS区域，第二区域I I为NMOS区域。第一区域I的第一伪栅极201、第三伪栅极203、第二区域I I的第二伪栅极202和第四伪栅极204是同时形成的，材料都为多晶硅。其他实施例中，第一伪栅极201至第四伪栅极204也可以不同时形成。本实施例中，第二伪栅极202的特征尺寸大于或等于0.1微米，第四伪栅极204的特征尺寸小于0.1微米。而且，第一伪栅极201至第四伪栅极204的特征尺寸都小于或等于2微米。
[0048]需要说明的是，图1只是示意出第一伪栅极201与第二伪栅极202的特征尺寸相同的情况，第三伪栅极203与第四伪栅极204的特征尺寸相同的情况。其他实施例中，第一伪栅极也可以与第二伪栅极的特征尺寸不同，第三伪栅极也可以与第四伪栅极的特征尺寸不同，只要第一伪栅极至第四伪栅极的特征尺寸都小于或等于2微米都属于本实施例的保护范围。
[0049]本实施例中，在第一伪栅极201与衬底之前还具有第一栅介质层(图未示)，在第二伪栅极与衬底之前还具有第二栅介质层(图未示)，在第三伪栅极与衬底之前还具有第三栅介质层(图未示)，在第四伪栅极与衬底之前还具有第四栅介质层(图未示)。第一栅介质层至第四栅介质层都为高k栅介质层。所述高k栅介质层的材料为Hf02、A1203、Zr02、HfS1, HfS1N, HfTaO和HfZrO。所述高k材料作为栅介质层能够提高隔离电效果，减少漏电流，提高器件性能。其他实施例中，第一栅介质层至第四栅介质层也可以都为氧化硅层。
[0050]本实施例中，第一伪栅极201至第四伪栅极204的周围形成有侧墙(图未示)。侧墙的材料可以为氧化硅、氮化硅或者氧化硅-氮化硅-氧化硅等多层材料。侧墙是用来定义源极与栅极、漏极与栅极之间距离。形成侧墙后，以所述侧墙为掩膜，在所述侧墙两侧的衬底内进行离子掺杂，形成源极和漏极。
[0051 ] 其他实施例中，在衬底表面和侧墙侧壁的表面形成刻蚀停止层(图未示)。刻蚀停止层的作用为:后续刻蚀形成源极导电插塞通孔或漏极导电插塞通孔时，一方面使得源极导电插塞通孔和漏极导电插塞通孔都停止在刻蚀停止层上，刻蚀停止层可以保护刻蚀停止层下面的衬底不受损伤，另一方面，源极导电插塞通孔和漏极导电插塞通孔都停止在刻蚀停止层上，都不会对刻蚀停止层形成过刻蚀，从而能够形成深度相同的源极导电插塞通孔或漏极导电插塞通孔。刻蚀停止层的材料为氮化硅。形成刻蚀停止层的方法为沉积。
[0052]接着，继续参考图8，本实施例中，形成介质材料层，覆盖半导体衬底200和第一伪栅极201至第四伪栅极204。然后采用化学机械研磨或刻蚀的方法去除高于第一伪栅极201至第四伪栅极204的介质材料层，形成介质层205。介质层205顶部与第一伪栅极201至第四伪栅极204顶部相平。其中，形成介质材料层的方法为化学气相沉积或高纵深比填沟工艺(High Aspect Rat1 Process, HARP),之所以采用HARP是因为形成的介质层205的填充性能好，从而可以增加后续形成的介质层205的隔离效果。
[0053]接着,形成介质层205后,参考图9至图11,形成所述介质层205后,氧化所述第二伪栅极202的顶部，在所述第二伪栅极202顶部形成保护层207。具体过程如下:
[0054]参考图9，在所述第一伪栅极201、第三伪栅极203和第四伪栅极204和介质层205上形成第一掩膜层206,所述第一掩膜层206露出所述第二伪栅极202的顶部。以所述第一掩膜层206为掩膜，对第二伪栅极202的顶部进行氧化。
[0055]第一掩膜层206可以为光刻胶层，也可以为多层结构的掩膜层，所述多层结构的掩膜层由下至上依次包括:图形膜层、介质层抗反射层(Dielectric Ant1-Reflec1nCoat, DARC)和光刻胶层。
[0056]本实施例中的氧化工艺可以采用高温炉管氧化或单晶圆反应腔室氧化，氧化温度小于或等于500°C，氧化气体可以为氧气或N2O,还可以为H2和O2的混合气体，还可以为H2和N2O的混合气体，氧化压力为5?800Torr。其他实施例中，还可以向反应腔中加入N2或He等惰性气体对氧化气体进行稀释。
[0057]本实施例中,较优采用反应气体为H2和O2的湿氧氧化工艺。湿氧氧化工艺好控制，且形成的保护层207的厚度精确。需要说明的是，氧化工艺的温度之所以小于500°C，是因为，防止形成的源极或漏极的掺杂离子扩散太厉害，从而预防漏电流的增加。另外，如果在形成源极和漏极的步骤之后，形成刻蚀停止层的步骤之前，在源极和漏极上形成有金属硅化物层，小于500°C的氧