的分解图。在图4和图4A 中，器件包括块状硅衬底101，有源器件区103形成在块状硅衬底101的表面上，其中深沟槽 隔离沟道104限定LDMOS晶体管区域。基体阱108形成在有源器件区103内。横向漏极阱 109也形成在有源器件区103内，其中基体阱108和横向漏极阱109彼此接触。浅沟槽隔离 区117包含在横向漏极阱109内且从漏极106向外横向延伸，但不接触横向漏极阱109的 边缘。光刻胶层用于遮罩源极/漏极区域，并且之后源极105和漏极106通过注入掺杂物 形成。源极105和漏极106形成在LDMOS晶体管区域内，它们之间具有横向间距，其中栅极 结构形成在源极105和横向漏极区域109之间的基体阱108上的空间上。栅极结构包括应 用在源极105和横向漏极区域109之间的基体区域上的栅极氧化层107,其中栅极电极116 形成在栅极氧化层的表面上。
[0041] 栅极屏蔽112形成在栅极电极116和横向漏极区域109之间的MOSFET器件的表面 上，其紧靠栅极116和横向漏极区域109表面二者但不短接它们。屏蔽112优选是BICMOS 技术的P掺杂硅化物双极基极结构。在另一个实施例中，栅极屏蔽112能够是BICMOS技术 的N掺杂硅化物双极基极结构。
[0042] 然后，电介质111形成在LDMOS结构上。光刻胶层用于遮罩电介质，且之后应用 湿式蚀刻或干式刻蚀工艺以从源极触点、漏极触点、栅极触点、屏蔽触点和基体触点移除层 111。刻蚀步骤在源极触点、漏极触点、栅极触点、屏蔽触点和基体触点处停止。
[0043] 最后，金属沉积以及金属掩膜和刻蚀用于形成基体电极114、栅极电极113、源极 电极114、栅极屏蔽电极110和漏极电极115。在此实施例中，屏蔽112紧靠但不重叠栅极 116,但重叠栅极116和横向漏极区109之间的有限区域，包括浅沟槽隔离区117的一部分。
[0044] 使用上述列出的结构改进了 LDMOS器件的击穿电压BV和射频性能。此外，使用这 种方法将改善这些结构的可靠性和器件稳健性。
[0045] 实际上，形成BICMOS技术的方法在图5的流程图300中示出。
[0046] 第一步301是提供能够具有I X IO15Cm3的均匀掺杂浓度的块状硅P型晶片或绝缘 层SOI晶片上的硅。
[0047] 下一步302是使用常规光刻胶工艺图案化及注入N+掩埋层NBL140和/或P+掩 埋层 PBL 141。
[0048] 下一步303是生长外延层以提供有源器件区103。
[0049] 步骤304是形成深沟槽隔离区104,其在必要位置包围并隔开每个双极晶体管，还 提供结隔离141以在必要位置包围CMOS晶体管并隔开CMOS晶体管。
[0050] 步骤305是沉积和形成栅极氧化层、栅极多晶图案107并且还注入间隔棒。
[0051] 步骤306是在必要位置形成基极窗口并在晶片上沉积基极EPI 110。
[0052] 步骤307是沉积和图案化多晶硅层以在双极晶体管上形成发射极142。
[0053] 步骤308是图案化双极晶体管的基极，并且在相同的操作中，图案化栅极屏蔽。
[0054] 步骤309是在必要位置形成触点并在暴露的触点和栅极屏蔽上方沉积钴Co、钛 Ti、镍Ni或铂Pt。使用快速热退火RTA，在触点、栅极屏蔽110和其他必要区域上形成硅化 物。
[0055] 步骤310是沉积多层金属铝和绝缘层材料SiO2以在BICMOS器件上形成互连件和 接合焊盘。
[0056] 图3A到图3E是随着BICMOS晶片经历的处理的横截面图。
[0057] 该过程开始于提供SOI晶片或块状硅晶片。在当前实施例中，选择SOI晶片。SOI 晶片包括衬底101、第一硅层和衬底和第一硅层之间的掩埋氧化层BOX 102。N+NBL和P+PBL 杂质被注入到第一硅层的顶表面中，在完整的晶片中被分别指定为NPN晶体管或PNP晶体 管的区域中。第二硅层沉积在NBUPBL和第一硅层上方并与它们接触。第一硅层和第二硅 层结合形成有源器件层103。
[0058] 在有源器件层103内形成P-阱和N-阱以分别形成N沟道晶体管和P沟道晶体管 的基体。沉积栅极氧化层，源极和漏极被限定和注入，并且栅极多晶层被沉积且被限定。
[0059] 多晶密封层被沉积到栅极多晶层上。多晶密封层氧化物能够是使用900°C的稀释 干02、在44分钟内生长在多晶上的的Si02。
[0060] 间隔棒材料被沉积在多晶密封层上。间隔棒材料能够是300A PECVD TEOS。
[0061] 间隔棒氮化物能够是705°C下、141分钟内沉积的1000A氮化物。使用LAM刻蚀 器刻蚀间隔棒。
[0062] 图3A示出BICMOS晶片的横截面图，其示出间隔棒刻蚀步骤305之后的CMOS区域。
[0063] 200晨TEOS层被沉积到晶片上。200A TEOS沉积能够在684°C的熔炉中、在160 分钟内完成。
[0064] 在550°C下、27分钟内沉积500.Λ非晶娃籽晶层。
[0065] 图3B示出BICMOS晶片的横截面，其示出籽晶层沉积步骤305之后的CMOS区域。
[0066] 图案化和刻蚀NPN基极氧化层窗口 0XWIND，且在刻蚀后除去光刻胶。
[0067] 图3C示出BICMOS晶片的横截面，其示出NPN基极窗口限定工艺步骤306之后的 双极区域。
[0068] NPN基极EPI沉积能够在825°C下、在2分钟内、使用双盒SiGe = C分布完成。随 后，在基极内提供硼刺突（spike)，且提供轻掺杂硅覆盖层（约40nm)以在有源区103内提 供1100 A单晶层。
[0069] 图3D示出BICMOS晶片的横截面图，其示出NPN基极EPI沉积工艺步骤306之后 的双极区域。
[0070] 图案化和刻蚀多晶屏蔽。能够使用LAM刻蚀器刻蚀NPN多晶基极。在STI场氧化 层上刻蚀基极EPI多晶将在氧化层窗口 TEOS上停止。这种结构保持基极多晶保护层以形 成RF屏蔽的LDMOS FET。
[0071] 移除光刻胶。
[0072] 图3E示出BICMOS晶片的横截面图，其示出多晶屏蔽刻蚀工艺步骤308之后的 CMOS区域。
[0073] 图案化和刻蚀NPN基极。能够使用LAM刻蚀器刻蚀NPN多晶基极。在STI场氧化 层上刻蚀基极EPI多晶将在氧化层窗口 TEOS上停止。刻蚀也从CMOS移除基极多晶保护层。
[0074] 移除光刻胶。
[0075] 图3F示出BICMOS晶片的横截面图，其示出多晶NPN基极多晶刻蚀工艺步骤308 之后的双极区域。
[0076] 图4不出使用现有技术的具有概极屏蔽（1)的LDMOS晶体管、使用金属屏蔽的具 有栅极屏蔽（2)的LDMOS晶体管和使用HBT基极屏蔽的具有栅极屏蔽（3)的LDMOS晶体管 的栅极-漏极电容Cgd的比较。其中屏蔽偏压为3.3伏特。能够看出，栅极屏蔽（3)比栅极 屏蔽（1)具有更好性能，且稍微好于栅极屏蔽（2)的性能。
[0077] 上文已经描述了本发明的各种实施例，应当理解，它们仅通过示例而非限制的方 式提出。在未偏离本发明的精神和范围的情况下，能够根据本公开对所公开的实施例做出 若干变化。因此，本发明的广度和范围不应当被上述实施例的任何一个所限制。相反，本发 明的范围根据下述权利要求和它们的等同体限定。
【主权项】
1. 一种具有栅极屏蔽的横向扩散金属氧化物半导体，即LDMOS，其包括： 衬底； 形成在所述衬底的表面上的有源器件区； 形成在所述有源器件区的LDM0S晶体管区域内的基体阱； 也形成在有源器件区的所述LDM0S晶体管区域内的横向漏极阱，其中所述基体阱和所 述横向漏极阱彼此隔开且不接触； 形成在所述LDM0S晶体管区域内的源极和漏极，其中所述源极形成在所述基体阱内且 所述漏极形成在所述横向漏极阱内，其中所述源极和漏极之间具有横向间距； 形成在所述基体阱上的栅极结构，其位于所述源极和所述有源器件区之间的空间上； 其中所述栅极结构包括应用在所述源极和所述有源器件区之间的所述基体阱的顶部上的 栅极氧化层； 形成在所述栅极氧化层的顶表面上的栅极多晶硅层； 形成在所述栅极多晶硅层的顶表面上的栅极电极； 形成在所述栅极电极和所述漏极之间的栅极屏蔽，其中所述屏蔽与所述栅极电极由基 极屏蔽间隔棒分离； 其中所述栅极屏蔽与所述栅极多晶硅层由栅极多晶间隔棒和屏蔽电介质分离； 所述栅极屏蔽包括用在BICMOS晶片的双极晶体管区域内的双极基极结构，其中所述 栅极屏蔽紧靠但不重叠所述栅极多晶硅层，并且被限制到栅极多晶硅层和所述横向漏极阱 的一部分之间的有限区域； 形成在所述LDM0S晶体管的所述源极、漏极、栅极、栅极屏蔽和基体上的源极触点、漏 极触点、栅极触点、栅极屏蔽触点和基体触点； 形成在所述LDM0S结构上的电介质，其包括用于所述源极触点、漏极触点、栅极触点和 基体触点的开口；和 金属层，其被沉