高压半导体元件及其制造方法
【技术领域】
[0001]本发明是有关于一种高压半导体元件及其制造方法，且特别是有关于一种具有静电防护(ESD protect1n)的高压半导体元件及其制造方法。
【背景技术】
[0002]随着半导体技术的发展，功率集成电路工艺整合技术(Bipolar CMOS DMOS,BCD)已广泛地应用于高压半导体元件的制造。在功率集成电路工艺整合技术制作的高压半导体元件中，半导体元件的操作电压越来越高，芯片上的静电防护(electro-staticdischarge (ESD) protect1n)也因此变成一项相当重要的任务项目。
[0003]一般而言，高压半导体元件通常具有低导通电阻(low on-state resistance,Rdson)的特性。因此，当静电放电产生时，静电电流容易集中在基板表面或者源极的边缘。而高压电流及高电场将于表面结区域(surface junct1n reg1n)造成物理性的破坏。基于高压半导体元件需具低导通电阻的电性要求。不能增加高压半导体元件的表面或侧壁。因此，如何在符合基本电性要求的规格下设计出一更好的静电防护结构，是一项严苛的挑战。
[0004]再者，高压半导体元件的崩溃电压(breakdown voltage)总是高过于操作电压(operat1n voltage)。而触发电压(trigger voltage)通常又比崩溃电压高出很多。因此，在静电放电的过程中，在高压半导体元件启动静电防护之前，保护元件或是内部电路通常就有损坏的风险。为了降低触发电压，通常需要再建构一个额外的静电防护电路。
[0005]另外，高压半导体元件通常具有低保持电压(holding voltage)的特性。高压半导体元件有可能会被不想要的噪声、或启动态峰端电压(power-on peak voltage)或浪涌电压(serge voltage)所触发,而在正常操作过程中发生闩锁(latch-up)效应。
[0006]再者,高压半导体元件通常具有场板效应(field plate effect)。电场的分布是很容易被扰乱的，因此在静电放电事件产生时，静电电流容易集中在表面或漏极边缘。
[0007]目前所提出的一些静电防护的方法，多需要增加额外的掩模或工艺步骤。高压半导体元件静电防护的传统方法其中之一是设置额外的元件，且这些增加的元件仅作为静电防护之用。这些额外增设的元件通常是会增加表面或侧壁的大尺寸的二极管(d1de)、双极性结晶体管(bipolar transistor, BJT)、或金属氧化物半导体晶体管(metal oxidesemiconductor transistor, M0S),或是??圭控整流器(Silicon Controlled Rectifier,SCR)。其中，硅控整流器具有低保持电压的特性，所以闩锁效应很容易地会在正常操作过程中发生。
【发明内容】
[0008]本发明是有关于一种具有静电防护(ESD protect1n)的高压半导体元件及其制造方法。实施例的高压半导体元件结合了一常开型低压半导体晶体管和一高压半导体晶体管以提供静电防护，而不需要再额外增设提供静电防护的元件。实施例的高压半导体元件不仅提供了静电防护，也改善了直流电流应用下高压半导体元件的电子特性。
[0009]根据一实施例，是提出一种高压半导体元件，包括一高压半导体晶体管(HVMOS)和一常开型低压半导体晶体管(normally-on LVM0S)电性连接高压半导体晶体管。HVMOS具有一第一集极(first collector)及一第一发射极(first emitter)。常开型 LVMOS具有一第二集极(second collector)及一第二发射极(second emitter),其中常开型LVMOS的第二集极被电性连接至HVMOS的第一发射极，因而形成一静电防护双极晶体管(electro-static discharge bipolar transistor, ESD BJT),如一NPN型静电防护双极晶体管。
[0010]根据实施例，是提出一种高压半导体元件的制造方法，包括:形成一高压半导体晶体管(HVMOS)于一基板上，HVMOS具有一第一集极及一第一发射极；和形成一常开型低压半导体晶体管(normally-on LVM0S)电性连接HVMOS，LVMOS具有一第二集极及一第二发射极，其中常开型LVMOS的第二集极被电性连接至HVMOS的第一发射极，因而形成一静电防护双极晶体管。
[0011]为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式，作详细说明如下。然而，本发明的保护范围当视随附的权利要求范围所界定的为准。
【附图说明】
[0012]图1A为本发明实施例的一具静电防护的高压半导体元件的电路图。
[0013]图1B为图1A的等效电路图。
[0014]图1C为图1B的等效电路图。
[0015]图2为本发明实施例的一具静电防护的高压半导体元件的上视图。
[0016]图3A?图3C分别为沿着如图2的剖面线A_A’、B_B’和C_C’位置的剖面图。
[0017]图4A系显示分别代表传统MOS元件和实施例高压半导体元件的TLP曲线(I)和
(II)。
[0018]图4B为图4A中圈选区域的放大图。
[0019]图5为传统MOS元件和实施例高压半导体元件在导通态的直流电流(DC) 1-V特性曲线(导通电阻)。
[0020]图6为传统MOS元件和实施例高压半导体元件的漏极饱和电流(Idsat)的1-V特性曲线。
[0021]【符号说明】
[0022]100:高压半导体元件
[0023]110:高压半导体晶体管(HVMOS)
[0024]120:常开型低压半导体晶体管(normally-on LVM0S)
[0025]190:内部电路
[0026]20:P 型基板
[0027]21:高压N型阱
[0028]23:厚氧化物
[0029]24:薄氧化层
[0030]26:空乏区或原生掺杂区
[0031]27:图案化多晶硅层
[0032]271:第一孔洞
[0033]272:第二孔洞
[0034]28:NPN 区
[0035]285:多晶硅岛体
[0036]Cl:第一集极
[0037]C2:第二集极
[0038]El:第一发射极
[0039]El:第二发射极
[0040]P-body:P 型体
[0041]Dl:高压漏极
[0042]D2:低压漏极
[0043]Gl:高压栅极
[0044]G2:低压栅极
[0045]S/B:源极/基极
[0046]FOX:场氧化物
[0047]P+:P型重掺杂区
[0048]N+、29:N型重掺杂区
[0049]P1、P2:触发点
[0050]Vtl、Vt2:触发电压
[0051]Itl、It2:触发电流
[0052](I)、(II)、C1、C2:1-V 曲线
【具体实施方式】
[0053]在此
【发明内容】
的实施例中，是提出具有静电防护之一高压半导体元件及其制造方法。实施例提出的一高压半导体元件包括一高压半导体晶体管(HVMOS)和一常开型低压半导体晶体管(normally-on LVM0S)电性连接高压半导体晶体管，因而形成一静电防护双极晶体管(electro-st