具有多层器件结构的电阻式随机存取存储器（rram）的制作方法
【技术领域】
[0001]本专利文件中描述的技术涉及电阻式随机存取存储器(RRAM)，更具体地，涉及RRAM器件中的氧化物基电阻层。
【背景技术】
[0002]电阻式随机存取存储器(RRAM)是一种具有存储器单元的非易失性存储器，该存储单元由夹在两个电极之间的氧化物基电阻层构成。由于RRAM的成本低、结构简单、运行速度快、运行功率低和非破坏性读出的特性，所以RRAM是下一代非易失性存储器的候选器件。
【发明内容】
[0003]为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种电阻式存储器，包括:第一电极和第二电极；以及多层电阻切换网络，设置在所述第一电极和所述第二电极之间，所述多层电阻切换网络包括:IV族元素掺杂层；第一碳掺杂层，设置在所述IV族元素掺杂层和所述第一电极之间；和第二碳掺杂层，设置在所述IV族元素掺杂层和所述第二电极之间。
[0004]在上述存储器中，所述IV族元素掺杂层包括掺杂到介电材料内的金属材料。
[0005]在上述存储器中，所述介电材料包括氧化硅或氧化铪。
[0006]在上述存储器中，所述金属材料包括锆、钛或铪。
[0007]在上述存储器中，所述第一碳掺杂层包括掺杂到第一介电材料内的碳，并且所述第二碳掺杂层包括掺杂到第二介电材料内的碳。
[0008]在上述存储器中，所述第一介电材料和所述第二介电材料的每种均包括氧化硅或氧化铪。
[0009]在上述存储器中，所述第一介电材料和所述第二介电材料包括相同的元素。
[0010]在上述存储器中，所述第一碳掺杂层中的碳的浓度与所述第二碳掺杂层中的碳的浓度不同。
[0011]在上述存储器中，所述第一碳掺杂层的厚度与所述第二碳掺杂层的厚度不同。
[0012]在上述存储器中，所述IV族元素掺杂层的厚度高于所述第一碳掺杂层的厚度或所述第二碳掺杂层的厚度。
[0013]根据本发明的另一方面，还提供了一种制造电阻式存储器的方法，包括:使用溅射在第一电极上形成第一碳掺杂层；使用溅射在所述第一碳掺杂层上形成IV族元素掺杂层；使用溅射在所述IV族元素掺杂层上形成第二碳掺杂层；以及使用溅射在所述第二碳掺杂层上形成第二电极。
[0014]在上述方法中，使用溅射在所述第一电极上形成所述第一碳掺杂层包括:将导电膜用作电极层；以及通过使用溅射将介电材料和碳靶共沉积在所述电极层上使得所述介电材料掺杂有碳来形成碳掺杂薄膜。
[0015]在上述方法中，所述导电膜是氮化钛膜。
[0016]在上述方法中，所述介电材料包括氧化硅或氧化铪。
[0017]在上述方法中，使用溅射在所述第一碳掺杂层上形成所述IV族元素掺杂层包括:通过使用溅射将介电材料和IV族元素靶共沉积在所述第一碳掺杂层上使得所述介电材料掺杂有所述IV族元素来形成IV族元素掺杂膜。
[0018]在上述方法中,所述IV族元素包括错、钛或铪。
[0019]在上述方法中，所述介电材料包括氧化硅或氧化铪。
[0020]在上述方法中，使用溅射在所述IV族元素掺杂层上形成所述第二碳掺杂层包括:通过使用溅射将介电材料和碳靶共沉积在所述IV族元素掺杂层上使得所述介电材料掺杂有碳来形成碳掺杂膜。
[0021 ] 在上述方法中，所述介电材料包括氧化硅或氧化铪。
[0022]根据本发明的又一方面，还提供了一种电阻式存储器单元，包括:一对电极；以及多层电阻切换网络，设置在所述一对电极之间，所述多层电阻切换网络包括:一对碳掺杂层，每个碳掺杂层均包括掺杂有碳的氧化硅；和IV族元素掺杂层，设置在所述一对碳掺杂层之间，所述IV族元素掺杂层包括掺杂有IV族元素的氧化硅。
【附图说明】
[0023]当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0024]图1示出了根据一些实施例的示例性RRAM单元的截面图。
[0025]图2示出了根据一些实施例的示例性电阻切换网络的截面图。
[0026]图3是示出通过在电阻切换网络中使用碳掺杂剂可以增大电阻切换网络从一种状态切换至另一种状态的电阻切换速度的图。
[0027]图4是根据一些实施例示出形成在电阻切换网络中具有多个层的RRAM单元的示例性方法的工艺流程图。
[0028]图5是示出形成在电阻切换网络中具有多个层的RRAM单元的另一示例性方法的工艺流程图。
【具体实施方式】
[0029]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0030]而且，为便于描述，在本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对位置术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而可以对本文中使用的空间相对位置描述符同样地作出相应的解释。
[0031]电阻式随机存取存储器(RRAM)是一种具有存储单元的非易失性存储器，该存储单元由夹在两个电极之间的氧化物基电阻层构成。图1示出了示例性RRAM单元的截面图。RRAM单元10形成在衬底12上。RRAM单元10包括下电极14、电阻切换网络16和上电极18，下电极14是第一电极或底电极，上电极18是第二电极或顶电极。
[0032]RRAM单元10可以具有不同电阻值的两种以上的状态。每种状态可以表示不同的数字值。通过向RRAM单元10施加预定电压或电流，RRAM单元10可以从一种状态切换至另一种状态。例如，RRAM单兀10具有相对闻电阻的状态(称为“闻电阻状态”)和相对低电阻的状态(称为“称为低电阻状态”)。通过施加预定电压或电流，RRAM单元10可以从高电阻状态切换至低电阻状态或者从低电阻状态切换至高电阻状态。
[0033]衬底12可以是在半导体工艺中采用的衬底，诸如硅衬底。衬底12可以包括互补金属氧化物半导体(CMOS)电路、隔离结构、二极管或电容器。
[0034]底电极14可以形成在衬底12上。底电极14可以电连接至在衬底12上制造的晶体管(未示出)或一些其他半导体器件的终端。底电极14可以由金(Au)、钼(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)或氧化铟锡(ITO)、或它们的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物制成，诸如TaN、TiN、TiAlN、TiW或它们的组合。底电极14的厚度可以介于约5nm至500nm之间的范围内。
[0035]电阻切换网络16可以形成在底电极14上并且与底电极14接触。用于电阻切换网络的材料可以包括金属、Si和O的复合物。电阻切换网络16的厚度可以介于约Inm至10nm之间的范围内。电阻切换网络中的金属可以包括W、Ta、T1、N1、Co、Hf、Ru、Zr、Zn、Fe、Sn、Al、Cu、Ag、Mo、Cr或它们的组合。
[0036]顶电极18可以形成在电阻切换网络16上。顶电极18可以由诸如金(Au)、钼(Pt)、钌(Ru)、铱(Ir)、钛(Ti)、铝(Al)、铜(Cu)、钽(Ta)、钨(W)、铱-钽合金(Ir-Ta)或氧化铟锡(ITO)、或它们的任何合金、氧化物、氮化物、氟化物、碳化物、硼化物或硅化物的材料形成，诸如TaN、TiN、TiAlN、TiW或它们的组合。顶电极18的厚度可以介于约5nm至500nm之间的范围内。
[0037]图2示出了示例性电阻切换网络16的截面图。该示例性电阻切换网络16是具有两个以上的层的多层电阻切换网络。在这个实例中，示出了三个层。该示例性多层电阻切换网络包括第一碳掺杂层20、IV族元素掺杂层22和第二碳掺杂层24,其中，IV族元素掺杂层22设置在第一碳掺杂层20和第二碳掺杂层24之间。包括四个以上的层的电阻切换网络16内的层的其他结构也可以使用。
[0038]IV族元素掺杂层包括掺杂入介电材料的金属材料。在这个实例中，介电材料包括氧化硅或氧化铪，诸如S12或Hf02。金属材料是诸如锆、钛或铪的IV族元素。在示例性系统中，在IV族元素掺杂层中使用掺杂入S1x的锆(称为Zr:S1x)。IV族元素掺杂层的厚度高于第一碳掺杂层或第二碳掺杂层的厚度。
[0039]第一碳掺杂层包括掺杂入第一介电材料的碳，而第二碳掺杂层包括掺杂入第二介电材料的碳。在这个实例中，第一介电材料和第二介电材料包括氧化硅或氧化铪，诸如