053] 驱动器芯片和包括基极电感器和存储电容器其它电路元件可以直接安装在包括 BJT结构的晶片上。
[0054] 根据本发明的另一个方面，提供了一种制造双极结型晶体管（BJT)结构的方法， 所述方法包括：形成第一导电类型的基极区域，其中，所述基极区域构成所述结构的漂移 区；形成第一和第二集电极/发射极（CE)区域，所述第一和第二集电极/发射极区域中的 每一个具有第二导电类型，并与所述基极区域的相对端相邻，其中，所述基极区域相对于所 述集电极/发射极区域被轻掺杂；以及形成基极连接，连接到所述基极区域，其中所述基极 连接在所述第一集电极/发射极区域之内或与所述第一集电极/发射极区域相邻。
[0055] 该方法可以进一步包括：蚀刻第一集电极/发射极区域；以及在蚀刻区域中形成 扩散区域。该方法还可以包括：在沟槽中填充多晶硅，以形成第一集电极/发射极区域和/ 或以形成薄界面氧化物区域。
[0056] 该方法可以进一步包括：以在零度或45度对齐的工艺，应用第一集电极/发射极 区域的各向异性湿法化学刻蚀，以形成氧化物的同步底切和接触孔的自终止V形槽蚀刻。
[0057] 该方法可以进一步包括：应用各向异性湿法蚀刻，以形成斜面蚀刻以控制BJT结 构的边缘。该方法可以进一步包括：应用电场分级技术，以减少少数载流子从集电极/发射 极区域注入。该方法可以进一步包括：形成三维或堆叠结构以便得到更高的功率能力和/ 或更高的灵敏度和更低的导电损耗。
[0058] 该方法可以进一步包括：形成凹基极接触，从而集电极/发射极区域上的电极可 以形成三维或层叠结构。
【附图说明】
[0059] 现在将进一步描述这本发明的这些和其它方面，通过仅作为示例的方式，参考附 图，其中：
[0060] 图1示出了双栅控器件的垂直横截面结构的示例；
[0061] 图2示出用于图1的器件的驱动器电路；
[0062] 图3示出了按照图1和2示出操作时空穴和电子电流密度；
[0063] 图4不出了一种备选的BJT结构的横截面；
[0064] 图5是BJT器件的不意符号；
[0065] 图6示出了驱动器电路；
[0066] 图7示出了包括多个并联连接的条带和金属化连同场板扩展用于增大击穿电压 的备选晶体管的概念图；
[0067]图8示出了芯片阵列，其中所述芯片使用柔性印刷电路板互接线并且引线接合到 个体管芯；
[0068] 图9示出了具有当需要甚至更高的电流时用于增加表面面积的设施的器件（折 叠）的三维堆叠的布局；
[0069] 图10示出了相比于图5所示的布置，到用于基极的确定PNP输入级的备选路线；
[0070] 图11是最小单元叠片的可在X，Y和Z被缩放的3D视图；
[0071] 图12示出了结构，其启用无线/有线的择一选择，并具有以下附加有点：在有线模 式中向附着器件供电，而无需当节点附着到网络时断开接线；
[0072] 图13是示意性自举/升压电路图，其中示意了操作于AC晶体管的CE1端的自举 /升压电路看到的电流和电压；
[0073] 图14示出了使用氮化物的双向BJT器件（JFET基极晶体管）的处理步骤；
[0074] 图15示出了仅使用氧化物的双向BJT器件（JFET基极晶体管）的处理步骤；
[0075] 图16示出了仅使用氧化物的双向BJT器件（BJT基极晶体管）的处理步骤；
[0076] 图17示出了使用{100}和{110}蚀刻方法中的单一掩模制造的双向器件（BJT基 极晶体管）的处理步骤；
[0077] 图18示出了具有自限性接触深度的备选单一掩模方案；
[0078] 图19示出了用于双向BJT器件的单片化/斜切/钝化步骤；
[0079] 图20示出了双向器件中电场分布；
[0080] 图21示出了双向BJT器件中的掺杂浓度；
[0081] 图22示出CE1条带的阵列；
[0082] 图23示出了固态继电器模块，包括"板坯"型电感器用于自举DC-DC;
[0083] 图24示出双向BJT器件的断开状态和导通状态的操作；
[0084] 图25示出备选双向BJT器件的断开状态和导通状态的操作；
[0085] 图26示出在两个阶段操作的开关的布置；
[0086] 图27示出驱动器电路和相关联的电压和电流波形；
[0087] 图28示出一个路径的电流相对于PWM值（0-255范围）的转移曲线，示出不连续 的电流驱动是高度非线性的；
[0088] 图29是数字电流模式驱动器的示意图；
[0089] 图30示出一种备选BJT结构的横截面；
[0090] 图31示出了示意电路图；
[0091] 图32示出了使用在前面实施例中描述的晶体管结构和驱动技术的用于低成本， 高可靠性的矩阵转换器系统拓扑；
[0092] 图33(A)示出了使用的插入柔性印刷电路板安装到功率晶体管的驱动器芯片的 示例；
[0093] 图33⑶示出了可编程的PWM偏移电路的示例；
[0094] 图34示出了低泄漏继电器开关的示例；
[0095] 图35(A)示出了标准的CMOS工艺的备选方案，以针对驱动器的作用对其优化，尤 其是NPN版本的功率晶体管的驱动器，其中大部分PWM导通电流是经由NFET器件向/从 0V〇
[0096] 图35⑶示出了使用CMOS芯片用于分离的功率和数据向/从驱动器1C的简化同 步整流器系统；以及
[0097] 图36示出了使用DC总线和同步主整流的3相逆变器的示例。
【具体实施方式】
[0098] 双向晶体管设计的示例
[0099] 以下是对这些概念的一般的非限制性的解释和可以不受公知的优化技术对于最 高增益、最高耐压能力的初始设计。
[0100] 可以描述NPN型结构，但通过反转掺杂系统，肯定PNP结构也是可以的。提到扩散 之处，离子注入也是选项，以此类推。
[0101] 图1㈧示出了双栅控器件的垂直横截面结构的示例。在轻掺杂的P-晶片的每一 面上是较深扩散的Nmed(掺杂范围从10lscm3到1021cm3)区域，以形成CE(集电极-发射 极）区域100。这些Nmed区域通过高度掺杂的N+扩散以通常的方式路由到金属接触，以 构成CE电极105。到P-晶片的金属接触是以相对浅的P+扩散来实现的，以构成基极电极 110,115〇
[0102] 对JFET第二晶体管的"不可见基极"概念的工作操作有用的是几个设计因素在 控制范围之内的管理。当该参数的方案空间内则Nmed区域完全耗尽围绕基极接触面积的 P-硅并停止否则将从上基极1电极110到下基极2电极115的直接导电路径。
[0103] 由于这种耗尽，基极可以是"不可见的"，但仍然在正向偏置时像BJT基极一样工 作。即使当P-基极区域受到一定程度的N掺杂的影响时，晶体管也可工作。在这种情况下， 基极"沟道"的操作可以是PNP和P沟道JFET的物理特性之间某处。
[0104] 下面列出的变量是针对具有50mV的导通电压和15的电流增益的1200V器件的初 始工作方案给出的。假设默认的掺杂浓度简档。
[0105] -硅晶片厚度（120微米）
[0106] -dist_x_total_microns= 50
[0107] -dist_x_spacing_microns = 1. 0
[0108] -dist_x_base_diffusion_microns= 2· 5
[0109] -dist_y_shallowJunction_microns = 1. 0
[0110] -dist_y_deepJunction_microns= 5. 0
[0111]-衬底掺杂=1. 5el4CM-3
[0112] -Nless惨杂=lel8cm3
[0113] -N+惨杂=lel9cm3
[0114] -P+惨杂=le20cm3
[0115] 重复图案的间距将是"dist_x_total_microns/2 "间隔，金属化以正常的方式将多 个条带连接在一起，以构成较大的器件。TCAD仿真中的宽度为10, 000微米。
[0116] 图1还示出了结构的电学符号。
[0117] 图1(A)的双基极结构旨在由变压器耦合的基极绕组驱动。少数载流子是通过P/ N在结构的顶部和底部注入的，即基极/CE正向偏置结增加CE1和CE2端之间的导电率。对 称性在正向和反向极性功率导电方向上给出相等电流增益（hFE)。
[0118] 图1⑶的单基极结构，在根据图2a驱动时（但省略基极2端），只在顶侧注入载 流子，因此当不在CE电压极性象限中切换时hFe大约减半。但是，这种结构有一个大的优 势：单一基极驱动器电路（直接耦合），并且不需要在晶片的两面上掩模和构图（备选设计 则是这种情况）。
[0119] 最后，在一个实施例中，图1(C)的结构是类似的，但具有两个CE电极130,135,在 硅的下侧横向位移，并依赖于少数载流子从"上方"或顶侧通过顶侧上的专用基极和发射极 区域注入。这种设计可能适合更低的电压和更薄的硅晶片。
[0120] 在上面的所有情况下，可以理解的是，在双向晶体管设计中，基极（NPN型结构中 的P)正在作为漂移区域工作和支持全"断开"电压，而不是NPN晶体管的通常构造，其中集 电极（NPN结构中的N区域）将作为电压支持漂移区域。
[0121] 所有上述的结构具有低得多的损耗，因此具有比标准IGBT器件高的效率。
[0122] 图3示出了当依照图1(A)和图2a操作时空穴和电子的电流密度。
[0123] 图2b示出用于图1的双向BJT器件的驱动器电路200。驱动器电路200具有基极 电流的微处理器控制，并可以提供完整安全工作区域，短路保护，全部由软件定义的过零开 关。STM32F373微控制器例如能够控制多达6个开关，每开关$0. 50的额外成本。它具有闪 存ROM用于数据记录和UARTI/O用于通信。
[0124] 在图2b，M0SFETQ2和Q3使用PWM输出和同步整流的降压转换器技术来驱动小电 感器L，以有效地创建低（0. 7V典型）的基极电压和电流来导通主晶体管Q1 (或双向BJT)。 Q4是Q1的快速断开器件，可以施加负基极偏置，这有助于增加Q1的击穿电压。Rsensel和 ADC通道ADC4，ADC3向控制程序给出关于瞬时基极电流和基极电压的反馈。Rsense2与ADC2 测量发射极电流（其包括可以被数字地减去的基极电流）。ADC1通过保护电阻器Rprotect 测量导通时的晶体管电压降（VCE1-CE2)。一种算法可以调整PWM比率，直到目标电压降 (VCE1-CE2)被保持。刚刚足够的基极电流将被使用，这可以防止主晶体管的深度饱和（否 则使得它缓慢断开）。
[0125] ADC0与由Rdivl，Rdiv2形成的分压器允许检测主波形的过零时间（用于电源开 关的可选的过零同步的开/关），对于智能电表应用，输送到负载的总功率由该值乘以预先 确定的通过集电极/发射极电流给出。
[0126] 功率收集概念的说明（在图2c中示出）
[0127] 详细电路将在后面描述，但在原则上双向BJT器件可以从其导通时跨越其本身的 压降得到其基极电流，只要Hfe(电流增益）是足够高的。
[0128] 例如用10A穿过开关，20的假定Hfe(电流增益），和VCE1-VCE2压降0. 15V，以及 导通器件的Vbe是0. 7V。
[0129] 在基极使用的功率为10A/20*0. 7V= 0. 35W，而在开关上的功率损耗为10A*0. 15V =1.5W。利用在0. 15V操作的高效DC-DC升压转换器提取0. 35W需要高电压开关Q11，其当 主晶体管截止时保护低压电路。例如，从该0. 15V源需要2. 333A来对基极供电。如果Q11 本身是BJT类型的结构，则它也需要来自收集电源的下基极电流的源。
[0130] 为了使事情变得更容易，为了追求最低的总体损耗，微处理器的智能可用于使Q1 的VCE1-VCE2压降在导通时在主循环的低电流部分期间刻意更高，以提取和储存能量到 Vdd和Vss电容器，准备在峰值电压时间期间实现更低的电压降。
[0131] 电荷棹制樽铟的描沐
[0132] 利用微处理器进行开关的控制，以及电路中的所有模拟量的数字反馈，可以执行 电荷控制模型以保持功率晶体管以最有效的方式导通而不会过度驱动基极。通常，取得 VCE1-VCE2电压降的测量，如果比预先设定的目标（如0.IV)低，则从PWM获得更多的基极 电流。知道内部电荷被建立在基极/CE结上和这些结的电容和支持特定开关电流所需的 所需少数电荷，可以调节该基极电流升压的量和持续时间，以拦截通过该器件的需求电流 (在看到其上升时）。类似的算法可以用于减少电流。该算法也可以考虑到重新结合寿命， 以具有可用于导电的电荷的常数估计。
[0133]
[0134] 利用微处理器中的可自写闪存，每个功率晶体管在制造后在测试期间可具有永久 存储的校准区域设置，当操作时可参考以提高算法和所报告的器件的测量的准确度。
[0135]备诜制诰抟术
[0136] 以下描述图1和2的器件的制造技术的示例。
[0137]蚀刻沟槽:
[0138] 从附加的仿真可知，硅中具有垂直侧壁的蚀刻沟槽在扩散时给出比简单扩散平面 结更高性能的FET"基极"结构。
[0139] 蚀刻沟槽并做出浅扩散（总计约30分钟）而不是深热扩散（可以耗费许多小时）， 在时间和设备利用上更经济。它也允许获得对扩散轮廓的更清晰的边缘。
[0140] 图4a示出了结构和标识的部分。
[0141] 另一种选择是在图4b中所示的"多晶硅发射极"系统，其中重掺杂的N+多晶硅用 于填充形成发射极的沟槽。类似的N+多晶硅发射极也形成在底侧。多晶硅发射极在较高 的电流密度具有较高的增益，这是由于硅和多晶硅之间形成的固有氧化物层形成的空穴注 入（从基极到发射极）的屏障。
[0142]IBT(或双向BTT器件）器件的等效电路
[0143]图5是双向BJT器件的示意性符号。针对先前讨论的结构示出等效电路。在第一 种情况下（图5 (a) )，P沟道JFET有效地与基极端串联。这种情况发生在N+不一直扩散 到基极接触下的沟道区域时。在第二种情况下（图5(b))，其中一些供电子原子使其进入 沟道，基极驱动的操作不会立即失效。操作变为与主P-基极区域串联的轻掺杂基极PNP晶 体管。过多蚀刻可能会降低该器件的运行效率，并且可以稍微减慢断开，但它仍然运行（图 5(c))〇
[0144]固杰继电器替换（参考图6)
[0145] 图6示出驱动器电路600。该电路600可以作为标准的固态继电器的直接替换。 该电路可以能够从仅2电源端子即接触端子操作。从继电器的信号侧可用的功率（例如 5ma@5V)不足以甚至通过变压器对IBT基极供电。
[0146] 需要功率收集系统以代替外部电源的另一个来源。
[0147] 参见图6,当IBT晶体管断开时，高泄放电阻可以汲取几微安（显示为轻度升高的 泄漏电流到负载）来对超低功率微控制器电路供电，超低功率微控制器电路可启动并在低 千赫型类型的频率运行。
[0148] +VDC线上的存储电容器C具有足够的电荷使得当IBT需要被导通时，有足够的能 量至少促使驱动基极。
[0149] 由于IBT导通，现在有低电压（电压降）跨越接触端子CE1和CE2,与传导电流乘 以晶体管的"导通"电阻成比例。这个电压降是寄生效应，但它可以用于提取功率源用于保 持IBT中的基极电流。存在两个直接显而易见的选择。首先是，如图4c所示的特殊的双 CE2结构。其次，工作在较低电流密度（和因此低电压降）的附加IBT可以汲取CE2电压和 将其传导到VTAP作为DC-DC转换器的输入。
[0150] 选项1的示例：器件端CE2Y也将有大约CE2X的电压（因为P-区域充满少数导电 载流子）。在CE2X处的电压可升压以提供连续的DC电源用于对基极供电。
[0151] 根据电压降是+Ve还是Ve(通过微处理器中的比较器检测），微处理器按下面的逻 辑顺序激活开关然后重复。
[0152] 选项2的示例：如果主晶体管在5A/cm2在VCE1/CE2 = 0.IV有25的增益，则需要 0. 2A/cm2@0. 7V用于基极，这是来自0.lVde1. 4A/cm2。如果相等区域被移交给抽头IBT，它 将运行在比主晶体管3倍更低的电流密度和成比例更低的压降和更高HFE(增益），但仍然 VTAP很可能是70mV，而不是100mV。迭代求解（和包括针对第二IBT的基极电流），可以预 测IBT可以是自供电的，具有2倍增加的总器件面积和1.5倍更高的压降。电压降仍比市 场上可比开关器件低10倍左右。
[0153] 在两种情况下，电路自调整到偏置条件，例如，通过开关的电流上升，然后IBT1上 的压降也是如此，这提供更多电压可用于VTAP和更多的功率到基极驱动，这继而有助于降 低VCE1/CE2的饱和电压。
[0154]CE2处的+Ve电压降。电压需要约10倍的升压。
[0155] -Phasel.Agate = 0, Bgate= 1，Cgate = 0,Dgate = 1.持续时间=100uS不例
[0156] _Phase2.Agate = 1，Bgate= 0,Cgate = 0,Dgate = 1.持续时间=lOuS不例
[0157] [重复]
[0158]CE2处的-Ve电压降。电压需要反相和约11倍的升压。
[0159] -Phasel.Agate = 0, Bgate= 1，Cgate = 0,Dgate = 1.持续时间=110uS不例
[0160] _Phase2.Agate = 0, Bgate= 1，Cgate = 1，Dgate = 0·持续时间=lOuS不例
[0161][重复]
[0162] 对于选项2，两个IBT晶体管的基极可以通过独立控制的PWM/电感器电路驱动，而 不是两个基极一起被驱动。这有利于独立导通Q2，其可以用来除泄放电路之外，通过在主波 形的过零时刻附近导通，经由负载电阻来收集更大的电流。低电压可以如此有效收集，对于 许多负载（如加热器，大型电机），小的额外的"泄漏"不会影响它们。
[0163]低成本制i告
[0164] 一种可能的起始材料是P-高少数寿命单晶太阳能晶片，在50u至300u的厚度范 围中其可容易地采购。厚度和掺杂取决于器件的所选耐压（较厚，较低掺杂用于较高电 压）。按目前价格，加工P-硅晶片板用于太阳能电池板已通过以下处理步骤：蚀刻，扩散P 和N，接触和钝化，零售价为$0. 02每cm2。工作在2. 5A/cm2用于非常低的压降和高增益， 10cm2的硅（20cm2用于自供电）可能被用于25A器件。采用这些技术，，针对每安培损耗SSR 的25A1000V0· 1W，大量目标硅成本可以低至$0· 5c〇
[0165] 图7示出了IBT晶体管的概念视图，包括多个并联连接的条带和金属化连同场板 扩展用于增加击穿电压。
[0166] 为了容纳最低损耗所需的大的硅区域，三维叠加技术将被使用。由于每片仅厚 0· 2mm，25A的SSR可安装到20mmX10mmX102mm的区域。不需要特殊额外的散热（约$2 成本）。
[0167]图8示出了芯片，其中芯片使用柔性印刷电路板互接线并且引线接合到个体管 芯。图9示出了具有当需要甚至更高的电流时用于增加表面面积的设施的器件（折叠）的 三维堆叠的布局（为了清楚显示互接线）。
[0168] 包装可以密封涂装以保护环境。
[0169] 小数寿命诜择
[0170] 高少数载流子寿命对于在P-区域获得高HFE(增益）很重要。
[0171] 然而，较短的寿命可能是N+区域中的目标，其中高掺杂也趋于在低电流水平破坏 HFE-这有助于提高击穿电压。
[0172] 备诜晶体管结构
[0173] 图10示出了用于基极的确定PNP输入级的备选路径（见图5)。此方案可具有相 对于JFET在断开期间的较低电荷去除，但在高电流密度中具有一定的优势，并可以允许更 简单的三维堆叠系统，以增加给定占位面积中的额定电流。针对研发实验室给出典型的过 程。示意的是绘制为圆柱状对称设计的横截面的一半（右