半边）的最小单元。
[0174] -首先，P-掺杂的晶片具有在两侧20u的深磷扩散。这给出表面附近的N+掺杂水 平和N-朝向扩散的底部。如果需要的话，多晶硅层或碳化硅异质结层可在两侧被添加，以 创建多晶硅发射极用于更高的增益。
[0175] -然后氧化层生长在晶片的顶侧（或绝缘体层沉积）
[0176] -使用光致抗蚀剂暴露蚀刻制成在绝缘体层中的开口。
[0177] -执行硅蚀刻（例如，Κ0Η)以在由前述开口所限定的位置构成用于基极电极的沟 槽。绝缘体充当掩模。底切是有帮助的。
[0178] -执行硼扩散。绝缘体充当扩散阻挡掩模，意味着在沟槽的壁上仅构成P+扩散的 薄壳。
[0179] -现在，在要接触到N+的区域中的氧化物中构造第二组开口。
[0180] -铝从上方溅射。这提供相互未连接的金属化连接到基极和CE1区域。可以使用 成本较低的备选品，如金属膏。
[0181] 对于较高的电流，这样的器件可以背对背堆叠，如图10b所示。在堆叠中的每个层 之间插入金属薄片可取得电连接。堆可以被压制和烧制，以构成热压接合。
[0182] 图11是可沿X，Y和Z缩放的最小单元叠片的三维视图。基极连接将使用焊料，导 电膏或热/压接合接触到两个硅管芯。同样，CE1和CE2铜片将使用也许烧结银粉或高温焊 料均连接到两个不同的管芯-以与CE1开口相匹配的图案在CE1侧可能丝网印刷到铜片。
[0183] 最终的对外界连接方案由被冲压和弯曲以使构成一种引线框的铜片的形状决定。
[0184] 热压缩过程可以将堆'烧结^在一起，典型地在250°C和400°C之间的温度，或可 以使用常规的高铅焊料。
[0185] 以塑料（未示出）的最终封装将允许器件SMD电安装到PCB上。
[0186] 对SSR樽块通信/供电的备诜信令方案
[0187] 蓝牙和蓝牙低能量是用于短距离RF数据交换的通信系统的示例。该系统可通过 使用例如由蓝牙能力的S0C(包括例如来自Nordic半导体公司或得克萨斯州仪器的微控制 器，作为前面提到的系统微控制器的升级），原样用于该类型（本文前面所述）的网络多固 态继电器（SSR)。
[0188] 通常，这样的通信链路的每个端的天线允许无线连接。这些天线能够从特定的PCB 迹线图案实现，其布局是特定的并被调谐为所涉及的无线频率-通常2. 4GHz。针对工业控 制网络，因干扰的可能性和安全问题，无线不是经常使用。使用有线网络来代替。
[0189]图12示出了结构，其启用无线/有线的择一选择，并具有以下附加有点：在有线模 式中向附着器件供电，而无需当节点附着到网络时断开接线。
[0190] 双绞线电线1210(例如，UTP或STP)能够以可接受的衰减针对15米长度发射 2. 4GHz射频信号。这个RF频率之下可以是低频功率波形，例如中央发生器产生的约20KHz。
[0191] 在要汲取这种功率和RF通信的智能SSR节点上，UTP电缆本地'解开'来产生比 平常大的环路。这个环路被置于铰接磁变压器1215内，其是一种用于LF功率频率的平面 变压器并且形成初级。铰链1220然后闭合以完成磁路。变压器的次级侧是SSR模块上的 PCB线迹，并具有标记为XI和X2的端子。次级侧的整流器和滤波电容器允许从电源波形提 取功率。
[0192] 该配置允许无焊接插入和移除物品进入网络，并给出100%的电隔离。用于变压器 的铁氧体需要具有对LF的高渗透性和充当用于RF传输线变压器。
[0193] 如果设计得当，用于变压器的次级的PCB迹线也能耦合来自UTP电缆回路的典型 2. 4GHz的RF信号进入SSRPCB1225上的蓝牙射频芯片。
[0194] 电感器-电容器网络和整流器可以从RF频率分离LF功率。
[0195] 来自PCB变压器的信号XI和X2成为VDD，VSS和RF1，RF2。
[0196] 具有在RF部件和变压器中的足够的筛选，许多节点的网络将只响应于在UTP电缆 中的信号，而不对在建筑物内的一般外部蓝牙信号非常敏感。这允许高可靠性信令并且没 有窃听的可能性。在运行运行而没有冲突的多个独立的RF-UTP网络时，它也意味着带宽的 增加。
[0197] 在UTP网线的末端加入终止器1230。这给出了LF返回电流路径，其有效地将所有 节点串联到交流发电机。更高数量的节点需要成比例更高电压的LF功率信号。
[0198] 随着铰接PCB变压器开路，单元将运行在正常的蓝牙无线模式，这对于低安全性 的网络并在部署过程中是很好的。在这种模式下，功率将必须如先前所描述来自自供电的 方案。
[0199] 樽拟自举/升压电路
[0200] 图13是示意性自举/升压电路图，其中示意了操作于AC晶体管的CE1端的自举 /升压电路看到的电流和电压。该电路是基于图6描述的电路。
[0201] 图13(a)示出AC晶体管的+Ve电压传导。VCE1节点具有电容器C1，其由通过该 晶体管的I_L0AD电流充电。VCE1像低压电源一样工作。所有的功率通过电感器提取并传 递到基极，以补充在AC晶体管的基极区域中的重新结合和其它损耗。
[0202] 图13(b)简化了电路，以示出在PWM周期的两个时间部分⑴和⑵馈送能量从 VCE1到总损耗电路（这实际上被替换为电源负载控制系统-包括微控制器和基极驱动）。 图13(b)是针对I_L0AD为正时的操作。图13(c)是I_L0AD为负时的操作，其一般要求电 压反相。
[0203]自举/升压模式的闭环调节可以通过数字算法实现，该算法利用来自所有相关的 电压和电流监测点（在以前的图中所示的那种）的ADC结果操作，并输出到基极驱动的相 应的PWM控制（类似图2b)。
[0204] 附录1列出了Python代码仿真，其与+ve和-ve负载一起工作-按图6确定（VTAP 与图13的VCE1相同）。该算法首先锁定了循环以达到电流平衡。当I_L0AD匹配I_INDUCT0R 中的平均电流时，VCE1电压是稳定的（不升不降）。
[0205] 循环的附加目标是将VCE1调节为目标电压。例如+0.IV或-0.IV是很好的目标。 给定这一电压，算法锁定的DC-DC转换处理将提取功率，以提供给基极大约1W每10A1_ LOAD电流的电流。将这与0. 75V的典型VBASE相关，给出了基极电流1. 333A并且对应于 约7. 5的"强迫-β"。系统自动给出无算法干预的情况下正比于负载电流的基极电流，但 如果该晶体管被看出来饱和（使用先前解释的电路通过ADC)，则VCE目标电压可以通过算 法动态改变。
[0206] 数字保险丝/断路器
[0207] 限流和自举功率允许完整智能器件作为双端器件操作。该单元可以最初提取故意 泄漏电流和周期性唤醒微控制器，如先前已描述。当切换到"导通"的导电模式下，它可以 从升压/自举功率运行，并相对于标准的保险丝保持非常低的总损耗。在电压升压足以供 电正常控制电路，即使跨越两端 ，保险丝'测得的电压将是lOOmv或更低。
[0208] 这样一个完全可编程的数字保险丝可以在任何应用中代替传统的保险丝，并在必 要时具有更优的"清除"速度，或者可以进行编程，以模拟任何类型的具有可编程'跳闸^ 点的慢，中，快熔断类型。显然，相比标准熔丝，它具有以下优点：它被激活时不被破坏，并可 能随时间或电源循环事件等自我复位。
[0209] 附录1. DC-DC+/-转换器仿直器的源代码
[0210]
[0211]
[0212]
[0213]
[0214]
[0215]
[0216]
[0218] 详细的制诰抟术
[0219] 图表和注释是双向BJT器件的制造方法的示例。
[0220] 处理将主要是参照PNP输入（主）晶体管，但相同的技术是适用于JFET的版本。
[0221] 图14示出了使用氮化物的双向BJT器件（具有JFET第二晶体管）的过程步骤。 这些步骤使用氮化硅和二氧化硅的组合作为掩模/绝缘材料。这些步骤优点之一是，用于 两个掩模的光刻可以先于蚀刻工艺来完成，并晶片不需要生产中途被返回到光刻。
[0222] 图15示出仅使用氧化物的处理步骤的双向BJT器件（具有JFET第二晶体管）的 处理步骤。相比图14的步骤，这些步骤没有使用氮化物而是在制造工艺的不同点使用2个 氧化物掩蔽/蚀刻步骤。
[0223] 图16示出仅使用氧化物的双向BJT器件（具有BJT第二晶体管）的处理步骤。在 这些步骤需要2个氧化物掩蔽/蚀刻步骤
[0224] 图17示出了使用{100}和{110}蚀刻方法中的单一掩模制造双向器件（BJT基极 晶体管）的处理步骤。在这些步骤中，使用一个氧化物掩蔽/蚀刻步骤。这是有利的，因为 不需要第二掩模层，也提供了对准精度。这个过程依赖于使用KOH，NaOH，TMAH，EDP或类似 方案的晶形硅的各向异性湿法蚀刻。针对CE1的接触孔是小开口，其边缘由{111}面控制以 构成54度倒金字塔，其侧壁可以计算为得出在初始硅表面下方的精确的深度的点。在此之 后，停止蚀刻，这给独立于蚀刻时间的进一步增加的受控深度。针对基极的沟槽朝向{100} 方向，以与横向相同的速率向下蚀刻，给出具有100%底切定量的垂直侧壁。蚀刻是不自限 制的，并使用时间进行控制。
[0225] 图18示出了具有自限制接触深度的备选单掩模方案。在该方案中，使用使用晶体 各向异性刻蚀的不受限制的沟槽深度。这具有2D掩模工艺图，用于在标准的{100}取向硅 晶片上形成PNP-基极晶体管1805。晶片平面{110}对准布局的底边缘。只要CE1接触开 口相对所需沟槽深度较小，则CE1接触将只透入N+CE1扩散的极重度掺杂的顶部区域。来 自蚀刻模拟器的三维结果显示为Κ0Η作为蚀刻剂。从切面视图可以看出蚀刻的金字塔轮廓 的下侧。
[0226] 沟槽深度不限于CE1，因为二维轮廓形成由{100}垂直平面（由于工艺图的45度 旋转）为界的凸形。这允许通过（蚀刻速率*时间）确定的沟槽深度的独立控制，并且该基 极沟槽深度被选择为切入磷扩散到较低的掺杂区域，其中PNP晶体管的功能得到改善（见 下文掺杂分布）。但是，当硼扩散被施加以形成复合器件的基极（即PNP的发射极），还将 CE1接触开口以硼原子掺杂到约Ie20/cm3。这可能不足以过补偿约Ie21/cm3的先前磷扩 散，因此接触仍是欧姆性的，在CE1端仅看到N+性质。下一步将是应用热铝蒸发，其中氧化 物突部（下切的结果）构成独立接触到CE1和基极区域。如果CE1条带之间的间隙被最小 化，铝可能弥补氧化物中的小间隙，以形成单一CE1端而没有附加引线接合。
[0227] 图19示出了用于双向BJT器件的单片化/斜切/钝化步骤。为了获得半导体 材料中的高击穿电压，需要小心控制器件的边缘。在边缘处，沿耗尽区域的表面，漏电流 可能出现导致比结的预期击穿电压低得多。这些问题在过去已经以多种方式解决，但AC 器件中，存在方法很可能是对称的难题。参考"doub1e_bevel_edge_termination_for_ bidirectional_devices_1974.pdf"是1974的论文，概述了使用喷砂实现双正斜切边缘终 止的方法。利用各向异性蚀刻技术，相同的轮廓可以在这里实现。首先，晶片通过使用具有 橡胶密封条带的特殊的真空吸盘由正面保持。然后从背面利用金刚石涂覆砂轮锯成X和Y深槽-几乎穿过整个晶片。这之后是再次从晶片的背面各向异性蚀刻，利用15%的ΚΟΗ在 100°C下蚀刻约20-50分钟，以产生所要求的双-正-斜切轮廓，。以下{111}面上下揭示 了非常光滑的双斜角，其最终相交并终止。该斜面存在于管芯的整个外轮廓周围，包括角。 为了平滑面，可以使用最终的各向同性蚀刻。蚀刻停止在SiOjl。在蚀刻过程结束时，该器 件仅通过在晶片的正面的薄Si02氧化物层和铝层保持在一起，并且可以容易地单片化-但 首先需要钝化层以覆盖器件的侧剖面。该钝化密封污染物，控制层上的电荷和降低表面重 新结合。对于P型硅，可以使用来自太阳能晶片生产的商用氧化铝（A1203)钝化技术制，称 为原子层沉积机器（ALD)。
[0228] 所谓空间-ALD涉及向前和向后发送晶片下一行备选前体气腔，以迅速建立材料 的单层。
[0229] 图20示出双向器件中电场分布。两个较低的图片是利用CE1和CE2端子之间施 加的+1400V和-1400V的SilvacoAtlas工具建模的电场，其中基极在0V。仿真具有绕X =0线的柱对称。当运行仿真而没有双阳性斜面时，击穿电压发生在900V以下，由于在硅 的表面上电场超过2e5V/cm。
[0230] 图21示出了双向BJT器件中的掺杂浓度。掺杂浓度取在Y方向，沿直线穿过晶片， 缺少基极区域。右侧迹线在基极区域的掺杂轮廓。
[0231] 管芯h基极电阳.器
[0232] 图22示出CE1条带的阵列2200。掺杂水平，结厚度和重新结合寿命的管芯上变化 可以防止甚至当CE1条带的阵列硬连接在一起时单片器件用作单个理想器件。相反，它会 充当稍微失配的晶体管的并联集合。这种失配会导致电流挤在该器件的某些区域，热点和 一般比计算性能更低。对于在电压模式基极驱动操作的BJT型器件，任何两个条带之间的 基极电流2 : 1失配可能由两个条带的本地过程相关基极电压的约25mV(KT/Q)偏移产生。
[0233] 为了减少这种影响，串联电阻可以被添加到并联阵列中每个子器件的基极。这有 在子器件之间更平等地分享共同的基极输入驱动电流的效果，尽管VBASE差异存在。
[0234] 所需的串联电阻可通过使用P+扩散区域获得，其本身是浅的和相当电阻性的。图 22说明了如何可以通过定义Si02的窄条（其在蚀刻时完全底切并可以悬在半空）来创建 空气桥。
[0235]Si02空气桥概念也可以在JFET-基极器件上使用，以将多个基极彼此电连接起来。
[0236] 自举系统的板坏电感器
[0237] 已知的是，添加自举电路克服了BJT技术的旧的缺点之一，即不无意义的电流驱 动必须找到以驱动器件的基极。晶闸管和三端双向可控硅虽然使用双极技术，实际上从通 过电流（然而固有0.7到IV的压降）自供电的基极电流，但终端用户不必创建连续的电流 驱动。因此晶闸管和三端双向可控硅仍在AC电源开关应用中很受欢迎。
[0238] 图23示出了包括"板坯"型电感器用于自举DC-DC的固态继电器模块2300。它实 际上是1匝^E'芯。中心板2310是顶板和底板2315, 2320的厚度的两倍。通量被分成两 路，完全像一个标准的E芯。铜箱厚度的气隙默认显然允许高电流操作而不饱和。
[0239] 完整模块2300是智能电源开关/继电器/保险丝，能够从导通时的开关元件的通 过电流以及断开时的泄漏电流自供电。
[0240] 双向BTT器件橾作理论和驱动系统
[0241] 该器件的不同区域的操作遵循双极结型晶体管和/或结型场效应晶体管的原理。 当少数载流子注入导致原本低掺杂、电压维持的"体"区域的导电率调制时，主导电路径形 成。此路径类似于标准的晶闸管中的路径，因此被很好的证明。在导电率方面，优选使用P 型半导体用于体，其中注入的少数载流子是电子，其相对于空穴具有至少2倍高的迀移率 和扩散率。使用P型半导体的另一个原因是，太阳能电池的P型晶片（具有优化的高少数 载流子寿命）可在极低的成本得到。
[0242] 对于最高电压操作（通常>2kV的），N型导电率调制区域是常用，这是由于核辐 射掺杂硅的可用性（辐射在非常好的控制率处变硅为磷）。
[0243] 驱动器电路以后描述，其支持P-体和N体器件并具有自举设施。
[0244] 橾作的描沐
[0245] 图24示出根据本发明的双向BJT器件的断开状态和导通状态操作。该图尝试使 用圆圈表示电子（实心）和空穴（空心），以显示粗粒度的掺杂水平。相同的符号用来表示 导通期间移动载流子。该图显示关于X= 〇线对称的器件的一半。在实践中，许多"条带" 平行排列，以形成大的器件。所有的图是针对P-体器件。N体器件将具有所有电压极性反 转和N/P掺杂区域反转。
[0246] BTT PNP铟基极器件的断开状杰橾作
[0247] 图24(a)是双向BJT器件（BJTPNP基极）的示意图，其中所有端子（CE1，CE2和 基极）上具有零偏压。小的耗尽区域2405存在于器件的每个结邹伟。
[0248] 图24(b)是双向BJT器件（BJTPNP基极）的示意图，其中CE2上具有大的正电压， 其他两个端子仍然在零伏。在CE2和体漂移区域之间存在大的耗尽区域。
[0249] 图24(c)是双向BJT器件（BJTPNP基极）的示意图，其中CE2上具有大的负电压， 其他两个端子仍然在零伏。凹陷基极区域2415的面积比具有N+掺杂的CE1区域2420小 得多，并且这种掺杂结合基极下的N-掺杂有助于确保P本体区域2425被完全耗尽，给出与 均匀的N+顶部区域将给出的大致相同的电压击穿特性。
[0250] BTT PNP铟基极器件的导通状杰橾作
[0251] 图24(d)是双向BJT器件（BJTPNP基极）的图示，其中CE2在+0. 1V，CE1在0V， 基极在+0.6V。当器件导通时，在CE2端稍微+Ve(例如+0.IV)的条件下，主电流流动。这表 示在充分切换负载已经实现之后的状态（在此之前开关上可能已经超过1000V)，现在跨过 器件的开关端子仅看到'欧姆'特征。在PNP型基极区域2415,其中N部分是CE1端的一 部分，空穴被注入并扩散通过进入主导电NPN区域的P体区域2425,构成基极2415和P-体 2425之间的低电压降连接。虽然CE1/P-体和CE2/P-体结变为正向偏置，较大的正向偏压 存在于CE1/P-体（施加0. 6V，相对于施加在CE2 |P-体的0. 5V)，因此从CE1端比CE2端有 更多电子扩散至P体。此外，更多的空穴漂移到器件的这一端，以提供主NPN晶体管的"基 极"（重新结合）电流。
[0252] 图24(e)是双向BJT器件（BJTPNP基极）的图示，其中CE2在-0· IV。这是充分 切换负电压到负载之后的总体情况。在这种情况下，仅利用仅〇. 5V的基极电压实现标称 0. 6V的Vbe。额外的0.IV由-0.IVCE2电压提供。出于如前所述的理由，如图24(e)所示， 空穴电流更多流电子被注入更迅速的CE2。
[0253] 掺杂的说明：
[0254] 针对集成双晶体管系统的有效操作，PNP基极/发射极结的内置电压比主输入晶 体管的NPN基极/发射极结高是有益的。当这样做时，PNP充当开关，其发射极空穴电流主 要有用地流到体区域2425,而不是通过二极管动作流到CE1。根据下列方程，内置电压取决 于掺杂。
[0255]
[0256] 这里，Ni是在温度和Vt=k*T/q的固有载流子浓度。通常情况是，当体区域的掺 杂非常低以支持高电压，但它针对PNP的的基极2415设置最小掺杂要求（因此该特征的最 大蚀刻深度）。
[0257]TFET铟基极器件的橾作
[0258] 首先应该说明，JFET输入电路不给器件高输入阻抗。这是因为JFET工作在"共 栅'模式，其中双向（T2)器件的输入端是有效的JFET的源极。
[0259]TFET铟基极器件的断开状杰橾作：
[0260] 图25 (a)是具有零电压条件的双向BJT器件（JFET型基极）图示。与基极邻接的 N+和N区域将完全耗尽空穴的短垂直沟道区域2510。这个常断JFET型基极的构造通常 需要掺杂和几何形状的非常严格的控制。即使最大掺杂的N+区域只能够耗尽典型掺杂的 P-体材料的约3微米。这意味着，垂直JFET沟道2510将趋向于沿X方向小于6微米（假 设N+在沟道的两侧）。
[0261] 在图25(b)中，当基极=0V时沟道仍然被耗尽，但在这种情况下，这可能没有影 响，因为在该器件的CE2端2520支持高电压降，并且没有JFET型基极的沟道2510中的电 流的倾向。
[0262] 图25 (c)示出了CE1和JFET耗尽区域被接合在一起。作为JFET区域的只有相对 于CE1非常小的面积，以通常的方式形成高耐压耗尽区域的能力的损失可忽略不计。
[0263]TFET铟基极器件的导通状杰橾作：
[0264] 图25(d)和图25(e)示出导通状态的操作，其非常类似于图24(d)和（e)所示的 PNP基极型器件。这里唯一的区域别是，每当基极高于形成的JFET的夹断电压时，空穴直接 从基极流到体