半导体结构的形成方法
【技术领域】
[0001]本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
【背景技术】
[0002]目前，伴随着半导体制作技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体器件朝向更高的元件密度、更高的集成度方向发展。相应的半导体工艺对刻蚀的要求也越来越高，其中栅极的刻蚀尤为关键，栅极的刻蚀质量不仅决定了半导体器件的栅极尺寸，也决定了半导体器件的饱和漏极电流等电学参数。
[0003]现有技术中半导体器件的形成工艺包括以下步骤，参考图1，步骤S11、提供衬底，所述衬底包括栅极区以及位于相邻栅极区之间的掺杂区，其中，栅极区包括有源区以及位于有源区之间的隔离区；步骤S12、依次形成位于衬底表面的栅介质膜、以及位于栅介质膜表面的栅极膜，所述栅介质膜覆盖于衬底有源区和掺杂区表面；步骤S13、在所述栅极膜表面形成硬掩膜材料层；在所述硬掩膜材料层表面形成图形化的光刻胶层，所述图形化的光刻胶层投影于衬底的图形覆盖有源区以及部分隔离区；步骤S14、以所述图形化的光刻胶层为掩膜，刻蚀所述硬掩膜材料层，在栅极膜表面形成硬掩膜层；去除所述图形化的光刻胶层；步骤S15、以所述硬掩膜层为掩膜刻蚀所述栅极膜，在所述栅介质膜表面形成栅极。
[0004]然而，现有技术形成的半导体结构的电学性能有待提高。
【发明内容】
[0005]本发明解决的问题是提供一种半导体结构的形成方法，优化用来定义栅极图形的掩膜层的形貌，提高形成的栅极的质量，从而提高沟道长度的一致性，进而优化半导体结构的电学性能。
[0006]为解决上述问题，本发明提供一种半导体结构的形成方法，包括:提供基底，所述基底表面覆盖有栅极膜，所述栅极膜表面覆盖有栅极图形膜，栅极图形膜包括硬掩膜材料层以及位于硬掩膜材料层表面的硅材料层；在所述栅极图形膜表面形成图形层，相邻图形层之间暴露出部分栅极膜表面；以所述图形层为掩膜，刻蚀部分所述栅极图形膜直至暴露出栅极膜表面，形成位于栅极膜表面的栅极图形层，所述栅极图形层包括硬掩膜层以及位于硬掩膜层表面的硅层，且所述硅层与第一方向垂直的侧壁表面具有第一线宽粗糙度；对所述硅层与第一方向垂直的侧壁进行修复刻蚀处理，使得所述硅层侧壁表面具有第二线宽粗糙度，且第二线宽粗糙度小于第一线宽粗糙度；以所述栅极图形层为掩膜，刻蚀所述栅极膜直至暴露出基底表面，在所述基底表面形成栅极；在所述栅极的与第一方向垂直的侧壁两侧的基底内形成源区和漏区。
[0007]可选的，所述硅材料层的材料为单晶硅、多晶硅或非晶硅；所述栅极膜的材料为多晶硅或掺杂的多晶硅。
[0008]可选的，所述硅材料层的厚度大于硬掩膜材料层的厚度。
[0009]可选的，所述硬掩膜材料层的材料为氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化石圭、碳氮氧化娃或无定形碳。
[0010]可选的，形成栅极图形层的工艺步骤包括:在所述栅极图形膜表面形成沿第一方向平行排列的第一图形层，相邻第一图形层之间暴露出部分栅极图形膜表面；以所述第一图形层为掩膜，刻蚀暴露出的栅极图形膜直至暴露出栅极膜表面，形成位于栅极膜表面沿第一方向平行排列的初始栅极图形层，所述初始栅极图形层包括初始硬掩膜层以及位于初始硬掩膜层表面的初始硅层；在所述初始栅极图形层表面形成沿第二方向平行排列的第二图形层，相邻第二图形层暴露出部分初始栅极图形层表面，且第二方向与第一方向垂直；以所述第二图形层为掩膜，刻蚀暴露出的初始栅极图形层直至暴露出栅极膜表面，形成位于栅极膜表面的栅极图形层。
[0011]可选的，所述初始硅层与第一方向垂直的侧壁表面具有第一线宽粗糙度；对所述硅层侧壁进行修复刻蚀处理的方法为:在形成初始栅极图形层后，对初始硅层与第一方向垂直的侧壁进行修复刻蚀处理，使得初始硅层侧壁表面具有第二线宽粗糙度。
[0012]可选的，采用化学下流刻蚀法进行所述修复刻蚀处理；在对所述初始硅层侧壁进行修复刻蚀处理后，去除所述第一图形层。
[0013]可选的，所述化学下流刻蚀法的工艺参数为:刻蚀气体包括0?4和02，CF4流量为10sccm至lOOOsccm, O2流量为5sccm至lOOsccm,刻蚀源功率为100瓦至2000瓦，刻蚀腔室温度为O摄氏度至200摄氏度，刻蚀时长为10秒至60秒。
[0014]可选的，在形成第二图形层之前，还包括步骤:采用喷涂或旋涂工艺，形成覆盖于栅极膜表面以及初始栅极图形层侧壁表面的有机聚合物层。
[0015]可选的，在形成栅极图形层之后，采用灰化工艺去除所述第二图形层以及有机聚合物层。可选的，所述第一图形层投影于基底表面的图形、与第二图形层投影于基底表面的图形相互垂直。
[0016]可选的，所述基底包括若干栅极区以及位于相邻栅极区之间的掺杂区，其中，栅极区包括有源区与有源区相邻接的隔离区；所述第一图形层投影于基底表面的图形覆盖栅极区，所述第二图形层投影于基底表面的图形覆盖有源区以及相邻接的部分隔离区。
[0017]可选的，所述掺杂区用于形成源区和漏区；所述隔离区用于形成电隔离相邻有源区的隔离结构。可选的，所述栅极覆盖于有源区以及相邻接的部分隔离区表面。
[0018]可选的，所述第一图形层的材料包括光刻胶材料；所述第二图形层的材料包括光刻胶材料；采用湿法去胶工艺或灰化工艺去除所述第二图形层。
[0019]可选的，刻蚀所述栅极膜直至暴露出基底表面的工艺步骤包括:以所述栅极图形层为掩膜，对所述栅极膜进行主刻蚀工艺，刻蚀去除部分厚度的栅极膜，主刻蚀工艺还对硅层进行刻蚀，当所述主刻蚀工艺达到刻蚀终点时，停止所述主刻蚀工艺；然后以所述栅极图形层为掩膜，对剩余的栅极膜进行过刻蚀工艺，刻蚀去除剩余的栅极膜，在所述基底表面形成栅极。
[0020]可选的，在刻蚀去除所述硅层至暴露出硬掩膜层时，所述主刻蚀工艺达到刻蚀终点，停止所述主刻蚀工艺；所述硅层的厚度与主刻蚀工艺刻蚀去除栅极膜的厚度相同；所述硅材料层的厚度小于栅极膜的厚度；利用光学发射光谱法，检测所述主刻蚀工艺的刻蚀终点。[0021 ] 可选的，所述主刻蚀工艺的刻蚀气体包括SF6XF4或CH2F2 ;所述过刻蚀工艺为异步脉冲干法刻蚀工艺。
[0022]可选的，所述异步脉冲刻蚀工艺的工艺参数为:刻蚀气体包括HBr、SiCl4和02，其中，HBr 流量为 1sccm 至 5000sccm, SiCl4 流量为 5sccm 至 lOOsccm, O2 流量为 5sccm 至lOOsccm，源功率为500瓦至2500瓦，源功率占空比为10%至80%，偏置功率为O瓦至500瓦，偏置功率占空比为10%至80%，刻蚀腔室压强为10毫托至200毫托，刻蚀时长为10秒至600秒。
[0023]可选的，所述基底为衬底；或者，所述基底包括:衬底，位于衬底表面的鳍部，以及覆盖于衬底表面和部分鳍部侧壁表面的隔离层，且隔离层顶部低于鳍部顶部。
[0024]与现有技术相比，本发明的技术方案具有以下优点:
[0025]本发明提供的形成方法，在栅极图形膜包括硬掩膜材料层以及位于硬掩膜材料层表面的硅材料层；在栅极图形膜表面形成图形层后，以图形层为掩膜刻蚀栅极图形膜以形成位于栅极膜表面的栅极图形层，所述栅极图形层包括硬掩膜层以及位于硬掩膜层表面的硅层，且硅层与第一方向垂直的侧壁表面具有第一线宽粗糙度，所述第一线宽粗糙度是由光刻极限以及刻蚀工艺带来的；对所述硅层与第一方向垂直的侧壁进行修复刻蚀处理，使得所述硅层侧壁表面具有小于第一线宽粗糙度的第二线宽粗糙度，从而提高部分厚度的栅极图形层侧壁线宽粗糙度，使得栅极图形层侧壁线宽粗糙度小；当以所述栅极图形层为掩膜刻蚀栅极膜以形成栅极时，由于部分厚度的栅极图形层与第一方向垂直的侧壁表面线宽粗糙度小甚至非常平滑，因此所述栅极图形层为掩膜形成的栅极侧壁也将具有很小的线宽粗糙度甚至非常平滑；当在栅极与第一方向垂直的侧壁表面的基底内形成源区和漏区后，源区至漏区之间距离的一致性好，避免由于栅极侧壁粗糙而导致的沟道长度变化，优化半导体结构的电学性能。
[0026]进一步，采用双重图形化法形成栅极图形层，即图形层包括相互垂直的第一图形层和第二图形层，降低第一图形层和第二图形层的工艺难度，提高形成的第一图形层和第二图形层的质量，进而提高形成的栅极的质量。
[0027]进一步，在以第一图形层为掩膜刻蚀栅极图形膜形成初始栅极图形层后，初始栅极图形层包括初始硅层，其中，初始硅层在于第一方向垂直的侧壁表面具有第一线宽粗糙度；相应的若后续直接对所述初始硅层进行图形后形成的硅层相应侧壁表面也将具有第一线宽粗糙度。本发明中在形成初始硅层后，对初始硅层与第一方向垂直的侧壁进行修复刻蚀处理，使得初始硅层侧壁表面具有小于第一线宽粗糙度的第二线宽粗糙度；相应的后续形成的硅层与第一方向