0瓦，射频偏置功率为100瓦至500瓦。
[0074]由于随着刻蚀时间的推移，刻蚀工艺过程中的刻蚀副产物会在开口侧壁表面聚集，所述刻蚀副产物会影响刻蚀工艺对剩余初始金属层213的刻蚀速率，使得刻蚀形成的开口 206的剖面形貌为上宽下窄，即开口 206的顶部尺寸大于开口 206的底部尺寸，开口206的剖面形貌为倒梯形或类倒梯形。
[0075]相应的，在形成开口 206之后，形成的第一金属层203的剖面形貌为上窄下宽，即第一金属层203的顶部表面尺寸大于底部表面尺寸,第一金属层203的剖面形貌为正梯形或类正梯形。
[0076]第一金属层203用于电连接第一底层金属层201,且第一金属层203覆盖于第一底层金属层201的整个顶部表面，即第一金属层203底部尺寸大于或等于第一底层金属层201顶部表面尺寸。
[0077]参考图7,形成覆盖于所述开口 206底部表面和侧壁表面、以及第一金属层203顶部表面的侧墙膜207，所述侧墙膜207的材料为绝缘材料。
[0078]所述侧墙膜207为后续形成覆盖于第一金属层203侧壁表面的侧墙提供工艺基础。
[0079]所述侧墙膜207为单层结构或叠层结构，所述侧墙膜207的材料为氧化硅、氮化石圭、氮氧化娃、碳化娃、低k介质材料或超低k介质材料,其中,低k介质材料指的是:相对介电常数小于氧化硅的相对介电常数、且大于等于2.5的材料，超低k介质材料指的是:相对介电常数小于2.5的材料。
[0080]所述低k介质材料或超低k材料包括:SiC0H、FSG (掺氟的二氧化硅)、BSG (掺硼的二氧化硅)、PSG (掺磷的二氧化硅)或BPSG (掺硼磷的二氧化硅)。
[0081]本实施例以侧墙膜207为单层结构作示例，所述侧墙膜207的材料为氮化硅。
[0082]采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述侧墙膜207。
[0083]本实施例中，为了提高侧墙膜207的填充效果，防止第一金属层203与开口 206底部拐角处的侧墙膜207内具有孔洞，从而防止形成侧墙内具有孔洞，采用原子层沉积工艺形成所述侧墙膜207。若形成侧墙膜的工艺的填充效果差，则容易导致在第一金属层与开口底部拐角处的侧墙膜内具有孔洞，后续形成的侧墙内也将具有孔洞，造成侧墙的电隔离效果差，影响半导体结构的可靠性问题。
[0084]作为一个具体实施例，所述侧墙膜207的材料为氮化硅。
[0085]若侧墙膜207的厚度过厚，则后续形成的侧墙的宽度过宽，容易导致部分第二底层金属层202表面被侧墙所覆盖；若侧墙膜207的厚度过薄，则后续形成的侧墙宽度过窄，侧墙起到的电隔离效果过差。为此，本实施例中所述侧墙膜207的厚度为10埃至100埃。
[0086]参考图8，回刻蚀所述侧墙膜207 (参考图7)，刻蚀去除位于第一金属层203顶部表面以及开口 206底部表面的侧墙膜,形成覆盖于第一金属层203侧壁表面的侧墙208,所述侧墙208的材料为绝缘材料。
[0087]本实施例中侧墙208覆盖于第一金属层203侧壁表面，所述侧墙208起到电隔离作用，将第一金属层203与后续形成的第二金属层电隔离。
[0088]采用无掩模刻蚀工艺进行所述回刻蚀，采用氟基等离子回刻蚀所述侧墙膜；将CF4、CHF3> CH2F2、CH3F或SF6等离子体化以形成氟基等离子体。
[0089]在一个实施例中，侧墙208顶部表面与第一金属层203顶部表面齐平；在另一实施例中，侧墙208顶部表面也可以低于第一金属层203顶部表面,后续在形成第二金属层后，平坦化第二金属层的同时去除高于侧墙208顶部的第一金属层203,以使侧墙208与第一金属层203顶部齐平。
[0090]本实施例以回刻蚀侧墙膜207形成覆盖于第一金属层203侧壁表面的侧墙208为例做示范性说明，避免了在形成侧墙208的工艺过程中采用光刻工艺，从而避免了由于特征尺寸的减小而带来的光刻工艺的难度增加以及精确度变差的问题，使得半导体结构的形成工艺简单，且能够保证第二底层金属层202顶部表面被完全暴露出来。
[0091]随着半导体结构尺寸的不断缩小，第一底层金属层201以及第二底层金属层202的密度越来越大，因此要求侧墙208的宽度尺寸不断减小。本实施例中，通过调节形成的侧墙膜207的厚度参数以及回刻蚀工艺参数，可以控制侧墙208的宽度尺寸，且由于侧墙208的宽度尺寸未受到光刻工艺的限制，因此本实施例中侧墙208的宽度尺寸可以做的很小，满足第一底层金属层201以及第二底层金属层202密度越来越大的需求，并且侧墙208具有很强的电隔离作用，使得半导体结构的可靠性高。
[0092]参考图9，在形成侧墙208之后，形成填充满所述开口 206 (参考图8)的第二金属层209,所述第二金属层209还覆盖于第一金属层203顶部表面,且第二金属层209顶部表面高于第一金属层203顶部表面。
[0093]所述第二金属层209用于与第二底层金属层202电连接。
[0094]所述第二金属层209为单层结构或叠层结构。所述第二金属层209为单层结构时，所述第二金属层209包括:填充满开口 206的金属体层；所述第二金属层209为叠层结构时，所述第二金属层209包括:覆盖于开口 206底部表面以及侧墙208侧壁表面的阻挡层、覆盖于阻挡层表面且填充满开口 206的金属体层。
[0095]其中，金属体层的材料为Cu、Al或W，阻挡层的材料为T1、Ta、TiN或TaN。
[0096]本实施例以所述第二金属层209为叠层结构为例做示范性说明，阻挡层的材料为TiN，金属体层的材料为Cu。
[0097]采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二金属层 209。
[0098]参考图9,平坦化所述第二金属层209、侧墙208以及第一金属层203,直至第一金属层203顶部表面、侧墙208顶部表面与第二金属层209顶部表面齐平。
[0099]采用化学机械研磨工艺进行所述平坦化处理。所述第二金属层209的剖面形貌为上宽下窄，即第二金属层209的顶部表面尺寸大于底部表面尺寸，第二金属层209的剖面形貌为倒梯形或类倒梯形。
[0100]在一个实施例中，在平坦化处理之前，侧墙208与第一金属层203顶部齐平时，则采用化学机械研磨工艺，研磨去除高于侧墙208顶部表面的第二金属层209，直至第二金属层209顶部表面、侧墙208顶部表面与第一金属层203顶部表面齐平。
[0101]在另一实施例中，在平坦化之前，侧墙208顶部低于第一金属层203顶部时，则采用化学机械研磨工艺，研磨第二金属层209、侧墙208以及第一金属层203,直至第二金属层209顶部表面、侧墙208顶部表面与第一金属层203顶部表面齐平。
[0102]在其他实施例中，形成侧墙的工艺步骤还可以为:在侧墙膜表面形成具有凹槽的掩膜层，所述凹槽暴露出位于第二底层金属层表面的侧墙膜；以所述掩膜层为掩膜，沿凹槽刻蚀去除位于第二底层金属层顶部表面的侧墙膜，暴露出第二底层金属层顶部表面，形成覆盖于第一金属层侧壁表面的侧墙，且所述侧墙还位于第一金属层顶部表面。所述凹槽的尺寸大于或等于第二底层金属层顶部表面尺寸。在一个实施例中，为了降低形成掩膜层的工艺难度，提高形成的掩膜层的精确度以及形貌，凹槽的尺寸大于第二底层金属层顶部表面尺寸，且凹槽的尺寸小于相邻第一金属层之间的尺寸。
[0103]在形成侧墙后，形成覆盖于侧墙表面且填充满开口的第二金属层；采用化学机械抛光工艺，研磨第二金属层、侧墙以及第一金属层，直至第二金属层、侧墙以及第一金属层顶部表面齐平。
[0104]所述第一金属层203和第二金属层209作为半导体结构的互连线或导电插塞。所述第一金属层203与第一底层金属层201电连接；所述第二金属层209与第二底层金属层202电连接。
[0105]本实施例避免了光刻工艺带来的工艺偏差，降低了工艺难度以及半导体生产成本。并且本实施例克服了光刻工艺受到半导体结构尺寸减小带来的不良影响，通过在基底200表面形成初始金属层213后,刻蚀初始金属层213形成分立的第一金属层203,然后在第一金属层203表面形成侧墙208作为绝缘层,然后在相邻绝缘层208之间形成第二金属层209 ;由于侧墙208是经过沉积以及回刻蚀工艺形成的，所述侧墙208的形成工艺不会受到光刻工艺的限制，因此所述侧墙208的宽度可以做的很小，从而使得在基底200表面形成具有较大密度的互连线或导电插塞，满足半导体技术小型化微型化的发展趋势，且保证半导体结构具有较高的可靠性。
[0106]同时，由于第一金属层203的剖面形貌为正梯形或类正梯形，而第二金属层209的剖面形貌与第一