具有单层栅极的非易失性存储装置的制造方法
【专利说明】具有单层栅极的非易失性存储装置
[0001]相关申请的交叉引用
[0002]本申请要求于2014年10月31日向韩国知识产权局申请的韩国申请案号10-2014-0150677的优先权，所述韩国申请的全部公开内容通过引用合并于此。
技术领域
[0003]本公开内容的实施例涉及非易失性(nonvolatile)存储装置，并且更具体而言涉及具有单层栅极的非易失性存储装置。
【背景技术】
[0004]非易失性存储装置是即使在其电源供应被中断时仍然保持所储存的数据的存储装置。非易失性存储装置的各种单元结构以及各种单元阵列设计已经被提出以改善其性能。非易失性存储装置的典型的单位存储单元利用一种堆叠的栅极结构。这一结构包含依序地堆叠在半导体基板上的栅极绝缘层(被称为隧道绝缘层)、浮动栅极、栅极间的电介质层、以及控制栅极。
[0005]由于电子系统随着新的制造技术的发展而变得更小，因此片上系统(SOC)产品已经有演进，而且在高性能的数字系统中变得很重要。所述SOC产品的每一个可包含在单一芯片中执行各种功能的多个半导体装置。例如，所述SOC产品可包含被整合在单一芯片中的至少一个逻辑装置以及至少一个存储装置。因此，嵌入式非易失性存储装置的制造技术可能是将所述非易失性存储装置嵌入于所述SOC产品中所需的。
[0006]为了将所述非易失性存储装置嵌入于所述SOC产品中，非易失性存储装置的制程技术必须是与内含在所述SOC产品中的逻辑装置的制程技术相容的。一般而言，逻辑装置是采用具有单一栅极结构的晶体管，然而非易失性存储装置是采用具有一种例如是双栅极结构的堆叠的栅极结构的单元晶体管。因此，制造包含非易失性存储装置及逻辑装置的SOC产品可能会需要复杂的制程技术。于是，采用单层栅极单元结构的非易失性存储装置作为用于嵌入式非易失性存储装置的候选是非常有吸引力的。换言之，用于制造逻辑装置的互补金属氧化物半导体(CMOS)制程技术可以轻易地应用到采用单层栅极的非易失性存储装置的制造。因此，当SOC产品被设计以包含采用单层栅极单元结构的非易失性存储装置时，所述SOC产品可以轻易地利用CMOS制程技术来加以制造。
【发明内容】
[0007]各种实施例针对具有单层栅极的非易失性存储装置。
[0008]根据一个实施例，一种非易失性存储装置包括:有源区域，在第一方向上延伸；第一单层栅极，与所述有源区域交叉并且在第二方向上延伸；第二单层栅极，与所述有源区域交叉以与所述第一单层栅极在所述第一方向上间隔开，并且在所述第二方向上延伸；以及选择栅极，与所述有源区域交叉。所述选择栅极包含:第一选择栅极主线和第二选择栅极主线，其与所述有源区域交叉以与所述第一单层栅极和第二单层栅极平行；选择栅极互连线，其将所述第一选择栅极主线的第一端连接至所述第二选择栅极主线的第一端；以及选择栅极延伸部，其从所述选择栅极互连线的一部分延伸以被设置在所述第一单层栅极和第二单层栅极的第一端之间。所述第一选择栅极主线处于所述第一单层栅极的与所述第二单层栅极相对的侧边，并且所述第二选择栅极主线处于所述第二单层栅极的与所述第一单层栅极相对的侧边。
[0009]根据另一个实施例，一种非易失性存储装置包括:有源区域，在第一方向上延伸；第一单层栅极，与所述有源区域交叉并且在第二方向上延伸；第二单层栅极，与所述有源区域交叉以与所述第一单层栅极在所述第一方向上间隔开，并且在所述第二方向上延伸；以及选择栅极，其与所述有源区域交叉。所述选择栅极包含第一选择栅极主线和第二选择栅极主线，其与所述有源区域交叉以与所述第一单层栅极和第二单层栅极平行；第一选择栅极互连线，将所述第一选择栅极主线的第一端连接至所述第二选择栅极主线的第一端；第二选择栅极互连线，将所述第一选择栅极主线的第二端连接至所述第二选择栅极主线的第二端；第一选择栅极延伸部，从所述第一选择栅极互连线的一部分延伸以被设置在所述第一单层栅极与第二单层栅极的第一端之间；以及第二选择栅极延伸部，从所述第二选择栅极互连线的一部分延伸以被设置在所述第一单层栅极与第二单层栅极的第二端之间。所述第一选择栅极主线处于所述第一单层栅极的与所述第二单层栅极相对的侧边，并且所述第二选择栅极主线处于所述第二单层栅极的与所述第一单层栅极相对的侧边。
[0010]根据又一个实施例，一种非易失性存储装置包括:有源区域，在第一方向上延伸；第一单层栅极，与所述有源区域交叉并且在第二方向上延伸；第二单层栅极，与所述有源区域交叉以与所述第一单层栅极在所述第一方向上间隔开，并且在所述第二方向上延伸；以及第一选择栅极和第二选择栅极，与所述有源区域交叉。所述第一选择栅极包含第一选择栅极主线，与所述有源区域交叉以与所述第一单层栅极平行；第一选择栅极延伸部，其被设置在所述第一单层栅极与第二单层栅极的第一端之间；以及第一选择栅极互连线，将所述第一选择栅极主线的第一端连接至所述第一选择栅极延伸部的第一端。所述第二选择栅极包含第二选择栅极主线，与所述有源区域交叉以与所述第二单层栅极平行；第二选择栅极延伸部，其被设置在所述第一单层栅极与第二单层栅极的第二端之间；以及第二选择栅极互连线，将所述第二选择栅极主线的第一端连接至所述第二选择栅极延伸部的第一端。所述第一选择栅极主线处于所述第一单层栅极的与所述第二单层栅极相对的侧边，并且所述第二选择栅极主线处于所述第二单层栅极的与所述第一单层栅极相对的侧边。
【附图说明】
[0011]本公开内容的实施例在参照附图以及相应的详细说明下将会变得更明显，其中:
[0012]图1是示出根据一实施例的一种非易失性存储装置的单位单元的布局图；
[0013]图2是沿着图1的1-1 ’线所截取的横截面图；
[0014]图3是沿着图1的I1-1I ’线所截取的横截面图；
[0015]图4是在图1中所示的单位单元的等效电路；
[0016]图5是示出在图4中所示的单位单元的编程操作的电路图；
[0017]图6是示出在图4中所示的单位单元的擦除操作的电路图；
[0018]图7是示出在图4中所示的单位单元的读取操作的电路图；
[0019]图8是示出根据另一个实施例的一种非易失性存储装置的单位单元的布局图；
[0020]图9是沿着图8的II1-1II’线所截取的横截面图；
[0021]图10是沿着图8的IV -1V’线所截取的横截面图；
[0022]图11是沿着图8的V - V’线所截取的横截面图；
[0023]图12是在图8中所示的单位单元的等效电路；
[0024]图13是示出根据又一个实施例的一种非易失性存储装置的单位单元的布局图；
[0025]图14是沿着图13的V1- VI’线所截取的横截面图；
[0026]图15是沿着图13的VI1- W线所截取的横截面图；
[0027]图16是沿着图13的VID - VT线所截取的横截面图；
[0028]图17是在图13中所示的单位单元的等效电路；
[0029]图18是示出在图17中所示的单位单元的编程操作的电路图；
[0030]图19是示出在图17中所示的单位单元的擦除操作的电路图；以及
[0031]图20是示出在图17中所示的单位单元的读取操作的电路图。
【具体实施方式】
[0032]当非易失性存储装置的单位单元是利用单层栅极设计而被实现时，一种阵列控制栅极(ACG)可能是在单层浮动栅极处感应耦合电压所需的。一般而言，ACG可被形成在基板中，以与被设置在基板上的单层浮动栅极重叠。在此例中，单位单元应该被设计成使得在单层浮动栅极与ACG之间的重叠面积大于特定值。这是因为随着在单层浮动栅极与ACG之间的重叠面积增加，单位单元的親合率(coupling rat1)会增高，以改善单位单元的性能。然而，随着在单层浮动栅极与ACG之间的重叠面积增加，单位单元占用的平面面积也可能会增加而劣化非易失性存储装置的集成密度。在以下的实施例中，单层浮动栅极的耦合电压可以在不使用ACG下，利用被设置以围绕单层浮动栅极的侧壁的选择栅极来加以感应。尤其，连接至选择栅极的字线可以额外与单层浮动栅极重叠。此外，在字线与单层浮动栅极之间的多个寄生电容性构件可以并联连接，以增加单位单元的耦合率。
[0033]将会了解到的是，尽管第一、第二、第三等等的术语可能在此被使用来描述各种的元件，但是这些元件不应该受限于这些术语。这些术语只是被用来区别一个元件与另一元件。因此，在某些实施例中的第一元件可能在其它实施例中被称为第二元件，而不脱离本公开内容的教不。
[0034]同样将会理解到的是，当元件被称为位于另一元件“上”、“之上”、“上面”、“下”、“之下”或是“下面”时，其可以与另一元件直接接触、或是至少一个介于中间的元件可以存在于两者之间。于是，在此所用的例如是“上”、“之上”、“上面”、“下”、“之下”、“下面”与类似的术语只是为了描述特定实施例的目的而已，因而并不限制本公开内容的范畴。
[0035]进一步将会理解到的是，当元件被称为“连接”或“耦接”至另一元件时，其可以直接连接或親接至另一元件、或者介于中间的元件可以存在。
[0036]图1是示出根据一个实施例的一种非易失性存储装置的单位单元100的布局图。图2是沿着图1的1-1 ’线所截取的横截面图，并且图3是沿着图1的I1-1I’线所截取的横截面图。
[0037]参照图1至3，单位单元100可包含有源区域130，有源区域130是利用在基板110中所形成的隔离层120来加以界定。在某些实施例中，基板110可以是单晶硅基板。或者是，基板110可以是除了硅基板之外的半导体基板。在某些实施例中，基板110可以是一种绝缘体上硅(SOI)基板，其包含依序堆叠的支撑基板、埋入式绝缘层以及单晶硅层。当基板110包含半导体基板或是半导体层时，半导体基板或半导体层可以具有第一导电类型，例如是P型。当基板110具有与第一导电类型相反的第二导电类型，即N型时，具有第一导电类型的阱区域可被设置在基板110中。有源区域130可以在第一方向上延伸。在本实施例中，第一方向可以是任意的方向，并且第二方向可以是实质垂直于第一方向。
[0038]第一杂质结区域141、第二杂质结区域142、第三杂质结区域143、第四杂质结区域144以及第五杂质结区域145可以沿着第一方向而被设置在有源区域130的上方区域中，以和彼此间隔开。在某些实施例中，第一杂质结区域141可以作用为通用的源极区域，并且第二及第三杂质结区域142及143可以作用为漏极区域。所有的第一至第五杂质结区域141至145都可被重掺杂第二导电类型的杂质，例如是N型杂质。第一杂质结区域141可被设置在有源区域130的中央区域中。第二及第三杂质结区域142及143分别可被设置在有源区域130的两端中。第四杂质结区域144可被设置在第一及第二杂质结区域141及142之间，并且第五杂质结区域145可被设置在第一及第三杂质结区域141及143之间。
[0039]第一栅极绝缘层151以及第一单层栅极161可以依序地被堆叠在介于第一及第四杂质结区域141及144之间的有源区域130上。第二栅极绝缘层152以及第二单层栅极162可以依序地被堆叠在介于第一及第五杂质结区域141及145之间的有源区域130上。在某些实施例中，第一及第二栅极绝缘层151及152的每一个可包含硅氧化物层，并且第一及第二单层栅极161及162的每一个可包含多晶硅层。第一杂质结区域141可以利用在第一及第二单层栅极161及162之间的间隔而被露出。如图1所示，第一及第二单层栅极161及162可被设置以与有源区域130交叉并且在第二方向上延伸。因此，第一单层栅极161的一部分可以与有源区域130重叠，并且第一单层栅极161的其余部分可以与隔离层120重叠。类似地，第二单层栅极162的一部分可以与有源区域130重叠，并且第二单层栅极162的其余部分可以与隔离层120重叠。
[0040]选择栅极180可包含第一选择栅极主线181a、第二选择栅极主线181b、选择栅极互连线182、以及选择栅极延伸部183。第三栅极绝缘层153可被设置在选择栅极180与基板110之间。换言之，第三栅极绝缘层153可被设置在选择栅极180与有源区域130之间、以及在选择栅极180与隔离层120之间。在某些实施例中，第三栅极绝缘层153可包含硅氧化物层，并且选择栅极180可包含多晶硅层。
[0041]第一选择栅极主线181a可被设置以与介于第二及第四杂质结区域142及144之间的有源区域130重叠。明确地说，第一选择栅极主线181a可以与有源区域130交叉，并且可以在第二方向上延伸以与第一单层栅极161平行。第一选择栅极主线181a可被设置在第一单层栅极161的与第二单层栅极162相对的侧边处。第二选择栅极主线181b可被设置以与介于第三及第五杂质结区域143及145之间的有源区域130重叠。明确地说，第二选择栅极主线181b可以与有源区域130交叉，并且可以在第二方向上延伸以与第二单层栅极162平行。第二选择栅极主线181b可被设置在第二单层栅极162的与第一单层栅极
161相对的侧边。
[0042]选择栅极互连线182可以将第一选择栅极主线181a的第一端连接至第二选择栅极主线181b的第一端。如图1中所示，选择栅极互连线182可以不与有源区域130重叠，而与隔离层120重叠。选择栅极互连线182可以与有源区域平行，即在第一方向上延伸，以具有条带或线的形状。选择栅极互连线182可以是与第一及第二单层栅极161及162间隔开某一距离。
[0043]选择栅极延伸部183可以从选择栅极互连线182的侧壁的一部分延伸以具有某一长度。如图1所示，选择栅极延伸部183可以延伸在与第二方向为相反的方向上。换言之，选择栅极延伸部183可以垂直于选择栅极互连线182，即从选择栅极互连线182朝向有源区域130来延伸。因此，选择栅极延伸部183可被设置在第一及第二单层栅极161及162之间。于是，选择栅极延伸部183的一端可以与有源区域130相邻。选择栅极延伸部183可以不与有源区域130重叠，而是与隔离层120重叠。
[0044]在本实施例中，选择栅极互连线182可被设置在有源区域130的第一侧边处。或者是，在某些实施例中，选择栅极互连线182可被设置在有源区域130的与有源区域130的第一侧边相对的第二侧边处，以将第一选择栅极主线181a的第二端连接至第二选择栅极主线181b的第二端。在此例中，选择栅极延伸部183可以从选择栅极互连线182的侧壁的一部分在第二方向上来延伸，以被设置在第一及第二单层栅极161及162之间。
[0045]如图2及图3所不，第一电介质层171可被设置在第一单层栅极161与第一选择栅极主线181a之间，并且第二电介质层172可被设置在第二单层栅