制造鳍的方法
【技术领域】
[0001]本申请涉及半导体领域，更具体地，涉及一种制造鳍的方法。
【背景技术】
[0002]随着半导体器件的集成密度日益提高，FinFET(鳍式场效应晶体管)由于其良好的电学性能、可扩展性以及与常规制造工艺的兼容性而倍受关注。图1中示出了示例FinFET的透视图。如图1所示，该FinFET包括:衬底101 ;在衬底101上形成的鳍102 ;与鳍102相交的栅电极103，栅电极103与鳍102之间设有栅介质层104 ;以及隔离层105。在该FinFET中，在栅电极103的控制下，可以在鳍102中具体地在鳍102的三个侧壁(图中左、右侧壁以及顶壁)中产生导电沟道，如图1中箭头所示。电即，鳍102位于栅电极103之下的部分充当沟道区，源区、漏区则分别位于沟道区两侧。
[0003]在图1的示例中，FinFET由于在鳍102的三个侧壁上均能产生沟道，从而也称作3栅FinFET。另外，也可通过在鳍102的顶壁与栅电极103之间设置高厚度电介质层(例如氮化物)来形成2栅FinFET，此时在鳍102的顶壁上不会产生沟道。
[0004]图2示出了在SOI (绝缘体上半导体)衬底形成鳍的示例。如图2所示，SOI衬底可以包括基底衬底200、埋入绝缘层202和SOI层204。鳍Fl和F2可以由SOI层204形成。同图1中一样，可以绕鳍Fl和F2形成栅介质层和栅电极(未示出)，以得到FinFET。这种在SOI衬底上形成的FinFET具有完全隔离的优点。
[0005]通常，除了被鳍Fl和F2覆盖的部分之外，埋入绝缘层202暴露在外，如图2中的虚线椭圆圈所示。这些暴露部分在后继的处理中可能被多次侵蚀(例如，由于各种湿法或干法刻蚀)。因此，在鳍下方，在埋入绝缘层202中可能形成凹坑(divot)。
【发明内容】
[0006]本公开的目的至少部分地在于提供一种制造鳍的方法，以克服现有技术中的上述困难。
[0007]根据本公开的一个方面，提供了一种制造鳍的方法，包括:在衬底上形成第一宽度的第一鳍线和第二宽度的第二鳍线的交替排列，其中第一宽度小于第二宽度；以及对第一鳍线和第二鳍线进一步刻蚀，使第一鳍线的高度低于第二鳍线的高度，其中第二鳍线用于形成器件的鳍。
[0008]根据本公开的实施例，在真正用于形成鳍的鳍线(上述第二鳍线)之间，还形成一些相对较小的伪鳍线(上述第一鳍线)。在处理过程中，这些伪鳍线可以覆盖真正鳍线之间的空隙，防止之下的层(例如SOI衬底的埋入绝缘层)露出。因此，可以避免形成凹坑。这些伪鳍线可以被氧化而形成鳍线之间的隔离。
【附图说明】
[0009]通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中:
[0010]图1示出根据现有技术的示例FinFET ；
[0011]图2示出了在SOI衬底上形成鳍的示例；
[0012]图3-7是示出了根据本公开实施例的制造鳍的流程中多个阶段的示意截面图。
【具体实施方式】
[0013]以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
[0014]在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
[0015]在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
[0016]根据本公开的实施例，将一些“伪”鳍线(称作“第一鳍线”)形成在期望形成的鳍线(称作“第二鳍线”)之间，用以覆盖第二鳍线之间的空间。第一鳍线可以形成为尺寸小于第二鳍线。具体地，第一鳍线可以具有第一宽度，第二鳍线可以具有第二宽度，第一宽度小于第二宽度。第一鳍线和第二鳍线可以沿相同方向平行延伸，且可以均匀排列。
[0017]这样的鳍线可以通过光刻形成。例如，可以在衬底上形成构图的掩模，掩模可以包括与第一鳍线相对应的第一部分以及与第二鳍线相对应的第二部分。利用该掩模进行刻蚀(例如，对衬底本身或者衬底上形成的鳍材料层进行刻蚀)，从而形成第一鳍线和第二鳍线。由于刻蚀的特性，鳍线的侧壁通常并非完全垂直于衬底表面，而是具有一定的倾角。由于这样的倾角，尽管掩模中第一部分和第二部分隔开，但是据此形成的第一鳍线和第二鳍线彼此的侧壁可以在底部连接在一起，而没有露出之下的层(例如，在SOI衬底的情况下，埋入绝缘层)。在鳍线的侧壁倾斜的情况下，上述鳍线的宽度可以是指鳍线的平均宽度，或者顶面的宽度。
[0018]之后，可以通过选择性刻蚀去除掩模。可以控制选择性刻蚀的剂量，使得至少掩模的第一部分被完全去除。或者，剂量可以大到足以完全去除掩模(包括第一部分和第二部分)。这种选择性刻蚀可以是各向同性刻蚀。
[0019]对于衬底上形成的第一鳍线和第二鳍线，可以进一步刻蚀，以使第一鳍线的高度低于第二鳍线的高度。在该进一步刻蚀中，可以对第一鳍线和第二鳍线应用相同的刻蚀配方。由于如上所述第二鳍线的尺寸大于第一鳍线的尺寸，因此第一鳍线的高度可以比第二鳍线的高度更快地下降，或者第二鳍线甚至只是宽度减小而高度尚未降低但是第一鳍线的高度已经降低。在该进一步刻蚀过程中，可以控制刻蚀剂量，使得仍然没有露出之下的层(例如，在SOI衬底的情况下，埋入绝缘层)。这种进一步刻蚀例如可以通过湿法腐蚀进行。
[0020]这样，第二鳍线相对应第一鳍线突出，从而可以在随后用作器件的真正鳍。可以对第二鳍线进行氧化修复，以修复表面的缺陷。在氧化修复过程中，第一鳍线可以部分地甚至全部被氧化。
[0021]衬底可以包括绝缘体上半导体(SOI)衬底。SOI衬底可以包括依次堆叠的基底衬底、埋入绝缘层和SOI层。鳍可以形成在SOI层上，例如，由SOI层自身形成。
[0022]本公开的技术可以多种形式呈现，以下描述其中一些示例。
[0023]图3-7是示出了根据本公开实施例的制造鳍的流程中多个阶段的示意截面图。
[0024]如图3(图3(a)是俯视图，图3(b)是沿图3(a)中AA'线的截面图)所示，提供SOI衬底。该SOI衬底可以包括基底衬底1000、在基底衬底1000上形成的埋入绝缘层1002以及在埋入绝缘层1002上形成的SOI层1004。基底衬底1000和SOI层1004可以包括各种合适的半导体材料，例如S1、Ge、SiGe, GaN等。基底衬底1000和SOI层1004可以包括彼此相同或不同的半导体材料。为方便说明，以下以硅系材料为例进行描述。埋入绝缘层1002可以包括合适的电介质材料，例如氧化物(如氧化硅)。
[0025]需要指出的是，尽管在此以SOI衬底为例进行描述，但是本公开的技术可以用于其他衬底。
[0026]在SOI衬底上，可以形成掩模。掩模可以包括氮化物(如Si3M)、氧化物(例如，S12)或其组合。可以通过光刻，将掩模构图为沿第一方向(例如，图中水平方向)平行延伸的多条线条1020-1和1020-2。线条1020-2与期望形成的鳍的图案相对应，线条1020-1分别形成于各线条1020-2之间。线条1020-2的宽度L2对应于期望形成的鳍的宽度，在该示例中为约20-80nm。线条1020-1的宽度LI小于L2，例如，L2为LI的至少四倍，在该示例中LI为约2-20nm。线条1020-2之间的间距P对应于期望形成的鳍的间距，在该示例中为约 50-200nm。
[0027]在图3的示例中，线条10