振子的制造方法
【专利摘要】本发明提供一种振子的制造方法，包括：在基板上形成第一层的工序（a）；向所述第一层的第一区域中离子注入第一杂质的工序（b）；对所述第一层进行图案形成，从而形成在侧面部上具有锥面的第一电极的工序（c）；在所述第一电极上和所述第一电极的锥面上形成牺牲层的工序（d）；在所述基板和所述牺牲层上以与所述第一电极上表面部和所述第一电极的锥面的至少一部分对置配置的方式而形成第二电极的工序（e）；去除所述牺牲层的工序（f），其中，所述工序（b）以如下方式而被实施，即，所述第一杂质的浓度在距所述第一电极的上表面比深于10nm的位置处，从上表面侧朝向下表面侧单调地减少。
【专利说明】振子的制造方法
【技术领域】
[0001]本发明涉及振子的制造方法。
【背景技术】
[0002]在加速度传感器、映像设备等的领域内，盛行与MEMS(Micro Electro MechanicalSystem:微电子机械系统)相关的技术开发。MEMS是指,使用半导体制造技术而制作出的微小的功能元件，并且是以现有的半导体制造中的微加工技术为基础而被制造的。作为所制造出的功能元件可以例举出，例如微型振子、微型传感器、微型作动器等，并且，微小的结构体通过振动、变形以及其他动作，从而能够实现各种功能(例如，参照专利文献I)。
[0003]在采用使微小的结构体振动、变形而对各种物理量进行检测的功能元件的情况下，存在因所涉及的振动、变形从而在本质上使该结构体发生破损的可能性。尤其是，由于在振子等中的弯曲部位或挠曲部位上会反复地产生应力，因此期望设计为，使这种应力尽可能不集中在特定部位处。另外，在例如结构体上具有槽、孔、缺陷等的情况下，由弯曲或挠曲而导致的应力集中会特别显著地易于集中在该部位处。
[0004]在利用半导体制造中的现有的微加工技术来形成这种振子等的情况下，有时在半导体制造中不会成为问题的加工后的形状将成为问题。例如，在将电极形成在基板上的情况下，如果利用现有的微加工技术来形成，则有时会在电极的端部附近产生细微的棱角。这样的棱角在不具有弯曲部位或挠曲部位的半导体装置中不会成为大的问题。然而，在制造具有固定电极和与固定电极对置配置的可动电极的振子等时，如果在固定电极上形成有细微的棱角，则在之后所形成的可动电极上，有时会形成有因固定电极的棱角而产生的不适合的槽。在此情况下，在相当于振子的弯曲部位或挠曲部位的、可动电极的该槽处容易产生应力集中，从而振子的可靠性有可能会下降。另外，存在固定电极的棱角与可动电极接触，从而产生短路(short)的可能性。
[0005]专利文献1:日本特开2007 - 160495号公报
【发明内容】
[0006]本发明是鉴于上述这种课题而被完成的，其几个方式所涉及的目的之一在于，提供一种应力集中部位被消除从而可靠性良好，且抑制了电极之间的短路的振子的制造方法。
[0007]本发明是为了解决上述课题中的至少一部分而被完成的，且能够作为以下的方式或应用例而实现。
[0008]应用例I
[0009]本发明所涉及的振子的制造方法的一个方式的特征在于，包括:在基板上形成第一层的工序(a);向所述第一层的第一区域中离子注入第一杂质的工序(b);对所述第一层进行图案形成，从而形成在侧面部上具有锥面的第一电极的工序(c);在所述第一电极上和所述第一电极的锥面上形成牺牲层的工序(d);在所述基板和所述牺牲层上以与所述第一电极上表面部和所述第一电极的锥面的至少一部分对置配置的方式而形成第二电极的工序(e);去除所述牺牲层的工序(f)，所述工序(b)以如下方式而被实施，即，所述第一杂质的浓度在距所述第一电极的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
[0010]根据本应用例的振子的制造方法，能够制造出如下的振子，S卩，在振子的第一电极上难以形成棱角，且在第二电极的与第一电极对置的面上难以形成成为预期外的应力集中点的槽，并且，能够抑制因与第一电极之间的静电力而发生变形的第二电极的破损，且能够抑制电极之间的短路，从而可靠性较高。
[0011]应用例2
[0012]也可以如下方式，S卩，在应用例I中，在所述工序(a)和所述工序(b)之间、或在所述工序(b)和所述工序(C)之间，还包括向所述第一层的第二区域离子注入第二杂质的工序(g)，所述工序(g)以如下方式而被实施，即，所述第二区域与所述第一区域相比位于基板侧，所述第二区域和所述第一区域至少一部分重叠，并且，将所述第一杂质的浓度和所述第二杂质的浓度相加而得到的浓度在距所述第一电极的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
[0013]根据本应用例的振子的制造方法，能够制造出抑制了电极的破损和电极之间的短路的振子，而且，能够容易地实施第一电极的电阻控制。
[0014]应用例3
[0015]也可以采用如下方式，S卩，在应用例I或应用例2中，在所述工序(a)和所述工序(b)之间、或在所述工序(b)和所述工序(c)之间，还包括向所述第一层的第二区域中离子注入第二杂质的工序(g)、和对所述第一层进行加热的工序(h)，所述工序(g)以所述第二区域与所述第一区域相比位于基板侧的方式而被实施，所述工序(h)以所述第二杂质的至少一部分向所述第一区域内扩散的方式而被实施，所述工序(g)和所述工序(h)以如下方式而被实施，即，将所述第一杂质的浓度和所述第二杂质的浓度相加而得到的浓度在距所述第一电极的上表面深于IOnm的位置处,从上表面侧朝向下表面侧单调地减少。
[0016]根据本应用例的振子的制造方法，能够制造出抑制了电极的破损和电极之间的短路的振子，而且，能够容易地实施第一电极的电阻控制和杂质的活化。
[0017]应用例4
[0018]也可以采用如下方式，S卩，在应用例I至应用例3中任一应用例中，所述第一杂质和所述第二杂质的导电型相同。
[0019]应用例5
[0020]也可以采用如下方式，即，在应用例I至应用例4中任一应用例中，所述第一层由半导体层构成，在形成所述牺牲层的工序中，通过对所述半导体层进行热氧化从而形成所述牺牲层。
[0021]根据本应用例的振子的制造方法，能够制造出抑制了电极的破损和电极之间的短路的振子，而且，由于能够使第一电极和第二电极之间的距离固定，因此能够制造出进一步抑制了电极之间的短路的振子。
[0022]应用例6
[0023]也可以采用如下方式，S卩，在应用例5中，所述第一层由多晶硅层构成。[0024]应用例7
[0025]也可以采用如下方式，即，在应用例I至应用例6中任一应用例中，对所述第一层进行图案形成的工序包括:在所述第一层上形成抗蚀层图案的工序；以所述抗蚀层图案作为掩膜而对所述第一层进行蚀刻的工序，其中，在所述蚀刻工序中，在抗蚀层图案的下表面侧进行蚀刻。
[0026]根据本应用例的振子的制造方法，能够制造出锥形形状的控制性良好而且难以破损的振子。
【专利附图】
【附图说明】
[0027]图1为模式化地表示实施方式所涉及的振子的截面的图。
[0028]图2为模式化地表示实施方式所涉及的振子的俯视图。
[0029]图3为模式化地表示实施方式所涉及的振子的制造方法的一个工序的截面的图。
[0030]图4为模式化地表示实施方式所涉及的振子的制造方法的一个工序的截面的图。
[0031]图5为模式化地表示实施方式所涉及的振子的制造方法的一个工序的截面的图。
[0032]图6为模式化地表示实施方式所涉及的振子的制造方法的一个工序的截面的图。
[0033]图7为模式化地表示实施方式所涉及的振子的制造方法的一个工序的截面的图。
[0034]图8为模式化地表示实施方式所涉及的振子的制造方法的一个工序的截面的图。
[0035]图9为模式化地表示实施方式所涉及的电子装置的截面的图。
[0036]图10为模式化地表示实施方式所涉及的电子装置的制造方法的一个工序的截面的图。
[0037]图11为模式化地表示实施方式所涉及的电子装置的制造方法的一个工序的截面的图。
[0038]图12为模式化地表示实施方式所涉及的电子装置的制造方法的一个工序的截面的图。
[0039]图13为模式化地表示实施方式所涉及的电子装置的制造方法的一个工序的截面的图。
[0040]图14为表示实验例的SIMS测定的结果的曲线图。
[0041]图15为表示实验例的SEM观察的结果的图。
【具体实施方式】
[0042]以下，对本发明的几个实施方式进行说明。以下进行说明的实施方式为对本发明的示例进行说明的实施方式，本发明完全不限定于以下的实施方式，且其也包含在不改变本发明的要旨的范围内被实施的各种的改变方式。此外，以下所说明的全部构成并非都是本发明的必要构成要素。
[0043]1.振子
[0044]本实施方式的振子100包含基板10、被形成在基板10上并由掺杂有杂质的多晶硅构成的第一电极20、和与第一电极20分离地配置在第一电极20上方并通过与第一电极20之间的静电力而发生变形的第二电极30，第一电极20的杂质的浓度在距第一电极20的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。[0045]图1为模式化地表示本实施方式的振子100的截面的图。图2为模式化地表示本实施方式的振子100的俯视图。图2的1-1线截面相当于图1。
[0046]1.1.基板
[0047]基板10可以使用单晶半导体基板，例如硅(Si)、砷化镓(GaAs)等的基板。另外，作为基板10，也可以使用陶瓷基板、玻璃基板、蓝宝石基板、合成树脂基板等的各种基板。基板10优选为单晶硅基板。基板10的厚度例如为100 μ m?400 μ m。
[0048]基板10也可以具有所图示的这种绝缘性的基底层12。在图示的示例中，成为在硅基板11的表面上形成有基底层12的基板10。作为基底层12的材质，可以例举出例如氣化硅(Si3N4)15另外，基底层12在形成对振子100进行收容的空洞时，也可以作为蚀刻阻挡层来使用。另外，在基板10中，也可以在基底层12之下进一步形成有未图示的沟道绝缘层、LOCOS (Local Oxidation of Silicon:娃的局部氧化)绝缘层、半凹LOCOS绝缘层等。
[0049]1.2.第一电极
[0050]第一电极20形成在基板10上。第一电极20的形状并未被特别限定，而是根据振子100的功能和灵敏度的要求而被适当设计。在图2所示的示例中，在俯视观察时，第一电极20被形成为矩形形状，并与被一体形成的配线42电连接。
[0051]第一电极20具有与基板10平行并对厚度进行规定的第一面21和第二面22。第一面21为与基板10对置的平面、即下表面，第二面22为相对于基板10而位于相反侧的平面、即上表面。而且，第一面21的俯视观察时的轮廓至少在第一电极20和第二电极30对置的位置处，与第二面22的俯视观察时的轮廓相比更靠外侧。
[0052]第一电极20具有对第一面21和第二面22进行连接的锥面23。锥面23为，至少在第一电极20和第二电极30对置的位置处对第一电极20的厚度以朝向基板10变薄的方式进行规定的面。虽然锥面23在图中被描绘为平面，但其既可以是平面，也可以是曲面，还可以是它们的组合。锥面23也可以是在俯视观察时与第一电极20的全周连续的面。
[0053]此处，虽然对于第一面21、第二面22和锥面23作为平面来表现，但该表现并非是指第一面21、第二面22和锥面23为稍微的凹凸都没有的平坦(平滑)。例如，也存在如下的情况，即，在第一面21、第二面22和锥面23上存在因构成第一电极20的原子而引起的凹凸、和因构成第一电极20的物质的二次结构(粒子、粒块、晶粒边界等)而引起的凹凸等，并且存在如果微观观察则不能认为是严格的平面的情况。然而，即使在这种情况下，如果从更宏观的角度观察，则这些凹凸并不引人注目，从而存在即使将第一面21、第二面22和锥面23称作平面也能够以不会造成影响的程度而进行观测的条件。因此，在本说明书中，只要在以这种更宏观的观点观察时能够识别为平面，就将其称作平面。具体而言，在例如利用分辨能力为5nm左右的通用的扫描型电子显微镜观察第一面21、第二面22和锥面23的截面的情况下，只要不能确认到引人注意的凹凸就称作平面。
[0054]可以将第一电极20的第一面21和第二面22之间的距离(由第一面21和第二面22规定的厚度)设为IOOnm以上10 μ m以下。而且，被第一电极20的第一面21和锥面23规定的部分的厚度也可以沿着朝向第二电极30的方向而逐渐变薄。
[0055]作为本实施方式的振子100的第一电极20的功能可以例举出，与第二电极30成对并成为构成电容器的一个电极。
[0056]在本实施方式中，第一电极20由掺杂有杂质的多晶娃构成。第一电极也可以为非结晶硅、单晶硅等的半导体材料。作为杂质，可以例举出例如砷(As)、磷(P)、硼(B)等。杂质例如能够通过离子注入而导入。另外，杂质也可以通过热处理而被活化。
[0057]第一电极20中的杂质的浓度在距第一电极20的上表面(第二面22)深于IOnm的位置处，从上表面(第二面22)侧朝向下表面(第一面21)侧(在厚度方向上朝向基板10)单调地减少。杂质的浓度根据离子注入时的能量等的条件，能够在第一电极20的厚度方向上进行变化。
[0058]此处，杂质的浓度除了可以根据离子注入时的条件和退火的条件来估算之外，也可以通过二次离子质量分析法(Secondary 1n Mass Spectrometry:SIMS)等来进行测定。SIMS可以在例如从第一电极20的第二面22侧照射作为一次离子的5keV的Cs的条件下进行测定。由此，能够获得从第一电极20的上表面侧朝向下表面侧的浓度图形。
[0059]杂质的浓度单调地减少是指，在从上表面侧朝向下表面侧的杂质的浓度图形中，浓度以不具有极大点和极小点的方式而减少。此外，无视因SIMS等的测定中的噪音和分辨能力而在图形上显现出的浓度的极大和极小。
[0060]虽然第一电极20中的杂质的浓度如上所述，在距第一电极20的上表面深于IOnm的位置处从上表面侧朝向下表面侧单调地减少，但在距第一电极20的上表面浅于IOnm的位置处也可以有最大值或极大值。
[0061]第一电极20通过例如在利用CVD (Chemical Vapor Deposition:化学气相淀积)法、溅射法等而于基板10的整个表面上对多晶硅层进行成膜后，利用光刻技术和蚀刻技术来进行图案形成而被形成。虽然作为此时的蚀刻，可以例举出湿蚀刻、干刻蚀等，但在使用干刻蚀的情况下，抑制第一电极20的棱角的这一效果将较为显著。关于棱角，在“3.实验例”中详细叙述。
[0062]在本实施方式中，杂质浓度较高的一侧采用较高的蚀刻速率，而杂质浓度较低的一侧采用较低的蚀刻速率。而且，与下表面侧相比，提高上表面侧的杂质浓度，从而增大蚀刻速率。由此，有效地形成了锥形形状。对于蚀刻，优选采用等向性蚀刻。其理由之一为，由于因杂质的浓度差而引起的横向的蚀刻速率差变的显著，所以能够更有效地形成锥形状。另外，为了提高蚀刻速率，也可以将杂质的导电型设为N型。
[0063]1.3.第二电极
[0064]第二电极30以与第一电极20分离的方式配置在第一电极20的上方。另外，第二电极30通过与第一电极20之间的静电力而发生变形。
[0065]第二电极30也可以具有被形成在基板10上的部分。第二电极30的形状并未被特别限定，而是可根据振子100的功能和灵敏度的要求而被适当设计。在图2所示的示例中，其以在俯视观察时与第一电极20重叠的方式被形成为矩形形状，并与一体形成的配线44电连接。
[0066]第二电极30具有与第一电极20分离对置的对置面31。对置面31相对于第一电极20的第二面22和锥面23而分离对置。
[0067]第二电极30的厚度例如可以设为IOOnm以上10 μ m以下。作为振子100的第二电极30的功能,可以例举出与第一电极20成对并成为构成电容器的一个电极。
[0068]虽然作为第二电极30的材料，只要为导电性材料，则并不特别限定，但例如可以列举出选自Cu、Au、Pt、Co和Ni中的一种或两种以上的合金、或者掺杂有杂质的多晶硅。当为多晶硅时，作为杂质可以例举出例如砷(As)、磷(P)、硼(B)等。杂质例如能够通过离子注入而导入。另外，杂质也可以通过热处理而被活化。
[0069]第二电机30例如可以通过如下方式形成，即，在第一电极20上形成牺牲层，且利用CVD法、溅射法等而在牺牲层上对所需的材料的层进行成膜之后，利用光刻技术和蚀刻技术来进行图案形成，然后通过蚀刻来去除牺牲层。另外，作为这样的牺牲层，可以例举出氧化硅等。在此情况下，牺牲层也可以对第一电极20的多晶硅进行热氧化而形成。在通过多晶硅的热氧化来形成牺牲层的情况下，由于第一电极20的第二面22和锥面23的形状追随性较好且易于被转印到第二电极30的对置面31上，因此对在第二电极30的对置面31上形成槽的情况进行抑制的这一本实施方式的效果会变得更加显著。
[0070]1.4.作用效果
[0071]在本实施方式的振子100中，在第二电极30的与第一电极20对置的面上，成为应力集中点的槽减少了。即，由于第一电极20的杂质的浓度在距第一电极20的表面深于IOnm的位置处，从表面侧朝向深度方向单调地减少，因此在形成第一电极20时，在第一电极20上难以产生棱角。因此，在与第一电极20对置形成的第二电极30上，难以形成与第一电极20的棱角对应的槽的形状。由此，本实施方式的振子100在第二电极30通过与第一电极20之间的静电力而发生变形的情况下，减少了第二电极30中的应力集中点，从而第二电极30难于破损，因而具有较高的可靠性。另外，由于在与第一电极20对置形成的第二电极30上,难以形成与第一电极20的棱角对应的槽的形状,所以第一电极20和第二电极30难以接触，从而抑制两电极之间的短路(short)的效果较高。
[0072]1.5.振子的制造方法
[0073]图3至图8为模式化地表示本实施方式的振子的制造方法的各个工序中的截面的图。本实施方式所涉及的振子的制造方法包括:在基板10上形成第一层20a的工序(a);向第一层20a的第一区域中离子注入第一杂质的工序(b);对第一层20a进行图案形成，从而形成在侧面部上具有锥面23的第一电极20的工序(c);在第一电极20上和第一电极20的锥面23上形成牺牲层25的工序(d);在基板10和牺牲层25上以与第一电极20的上表面部及第一电极20的锥面23的至少一部分对置配置的方式而形成第二电极30的工序(e)；去除牺牲层(25)的工序(f)。而且，工序(b)以如下的方式而被实施，即，第一杂质的浓度在距第一电极20的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
[0074]以下，对于本实施方式的振子的制造方法，按照工序进行说明。
[0075]首先，在硅基板11上形成基底层12，并将其作为基板10来准备。基底层12例如为氮化硅，能够通过CVD法、溅射法等来进行成膜。而且，基底层12根据需要也可以被实施图案形成。
[0076]接下来，如图3所示，对成为第一电极20的第一层20a(在本实施方式中设为多晶硅膜)进行成膜。第一层20a可以通过例如CVD法和溅射法等来进行成膜。
[0077]接下来，如图4所示，向第一层20a的第一区域中离子注入第一杂质(图4中箭头标记概念性地表示离子注入)。本工序能够通过通用的离子注入法来实施。第一层20a的第一区域只要被设定为包括能够获得所需的蚀刻速率的部分在内的范围，则在俯视观察时，既可以是第一层20a整体，也可以是一部分。在图示的示例中，第一区域被设定于第一层20a的整个面上。另外，作为第一杂质，可以使用砷(As)、磷(P)、硼(B)等。通过本工序，能够向第一层20a (多晶硅)赋予导电性，并能够形成第一层20a中的厚度方向上的第一杂质的浓度分布。本工序的离子注入也可以被实施多次。另外，被实施多次的离子注入中所使用的杂质的导电型既可以相同、也可以不同。此外，第一杂质的导电型也可以为N型。
[0078]在本工序中，以如下方式进行离子注入，g卩，第一杂质的浓度在距第一层20a的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。在实施多次离子注入的情况下(例如，注入第一杂质和第二杂质的情况下)，也以如下方式来实施，即，将第一杂质的浓度和第二杂质的浓度相加而得到的浓度在距第一层20a的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。在本工序之后，在对第一层20a进行图案形成从而形成第一电极20的工序之前，也可以根据需要而具有热处理工序，在此情况下，也可以调节本工序的离子注入的条件和热处理条件，以使得在经过了热处理工序后，杂质的浓度在距第一层20a的上表面深于IOnm的位置处,从上表面侧朝向下表面侧单调地减少。在实施多次离子注入的情况下(例如，离子注入第一杂质和第二杂质的情况下)，热处理工序也可以处于离子注入第一杂质的工序和离子注入第二杂质的工序之间。在此情况下，也可以调节本工序的离子注入的条件和热处理工序，以使得在离子注入了第二杂质之后，将第一杂质的浓度和第二杂质的浓度相加而得到的浓度在距第一层20a的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
[0079]接下来，如图5、图6所示，对第一层20a进行图案形成从而形成第一电极20。SP，如图5所示，通过光刻技术来形成掩膜Ml (例如抗蚀层图案)，如图6所示，以掩膜Ml作为掩膜，对第一层20a进行蚀刻从而形成第一电极20。蚀刻也可以在掩膜Ml的下表面侧进行。在图示的示例中，在本工序中同时形成配线42。通过该蚀刻，从而形成了第一电极20的锥面23。
[0080]本工序中的蚀刻可以通过干刻蚀和湿蚀刻中的至少一种来实施。在本工序中，由于第一杂质的浓度在距第一层20a的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少，因此在第一电极20的锥面23上、以及第一电极20的锥面23和第二面22的连接部附近处，难以形成棱角。这样的特征尤其在本工序中采用干刻蚀的情况下较为显著。关于所涉及的棱角，将在“3.实验例”的项目中详细叙述。
[0081 ] 接下来，如图7所示，在第一电极20上形成牺牲层25。在本实施方式中，牺牲层25通过对第一电极20的多晶硅进行热氧化而形成。热氧化处理能够在例如800°C以上1100°C以下的温度下进行。
[0082]接下来，如图8所示，在基板10和牺牲层25上形成第二电极30。能够在通过例如CVD法、溅射法等而对所需材质的层进行了成膜后，利用光刻技术和蚀刻技术进行图案形成，从而形成第二电极30。在图示的示例中，在本工序中同时形成配线44。
[0083]然后对牺牲层25进行去除。牺牲层25的去除能够通过例如使用了氢氟酸和缓冲氟酸(氢氟酸和氟化胺的混合液)等的湿蚀刻、使用了氟化氢类的气体等的干刻蚀等而被实施。
[0084]通过以上的方式，从而能够制造出图1所示的振子100。
[0085]根据本实施方式的振子的制造方法，在第一电极20上难以形成棱角，且在第二电极30的与第一电极20对置的对置面31上难以形成槽。因此，能够制造出如下的振子，即，抑制了因与第一电极20之间的静电力而发生变形的第二电极30的破损，且抑制了电极之间的短路的可靠性高的振子。另外，根据本实施方式的振子的制造方法，即使在第一电极20的形状通过牺牲层25而被反映为第二电极30的形状的情况下，也能够制造出可靠性高的振子。
[0086]2.电子装置
[0087]2.1电子装置
[0088]本发明所涉及的电子装置包括上述振子。以下，针对基板10、和形成于基板10上的空洞I内收纳有上述的振子100的电子装置200进行说明。
[0089]图9为模式化地表示电子装置200的截面的图。由于电子装置200所具有的振子100与上述的振子100相同，因此对同样的部件标记相同的符号并省略其详细说明。
[0090]如图9所示，电子装置200包括基板10、被形成在基板10上的空洞1、覆盖空洞I的盖体50、和被配置在空洞I内的振子100。
[0091]基板10具有图示的这种基底层12，且作为形成空洞I时的蚀刻阻挡层而发挥功能。在基底层12和基板10之间，可以形成有未图示的沟道绝缘层、LOCOSC Local Oxidationof Silicon:娃的局部氧化)绝缘层、半凹L0C0S绝缘层等。
[0092]盖体50以覆盖空洞I的方式而形成。虽然盖体50可以由一个部件构成，但也可以通过具有贯穿孔的部件、和对具有该贯穿孔的部件的贯穿孔进行密封的部件而构成。在盖体50由一个部件构成的情况下，电子装置200也可以具有用于通过例如蚀刻来形成空洞I的孔和密封部件等的其他构成。在图示的示例中，盖体50由具有贯穿孔52的第一密封层54、和被层压在第一密封层54上并对贯穿孔52进行密封的第二密封层56而构成。
[0093]第一密封层54具有贯穿孔52。贯穿孔52的数量并未被限定。虽然也可以将第一密封层54设为单层结构，但也可以采用如下方式，例如，包含三层以上的层压结构，并将所述层压结构的最上层设为，由TiN、T1、W、Au、Pt中的至少一种材料或它们的合金而构成的层，将所述层压结构的最下层设为，由TiN、T1、W、Au、Pt中的至少一种材料或它们的合金而构成的层，且将所述层压结构中的至少一个层设为，Al - Cu合金层。
[0094]第二密封层56被形成在第一密封层54上。第二密封层56能够堵塞第一密封层54的贯穿孔52。第二密封层56包含由选自例如A1、W和Cu中的一种或两种以上的合金构成的层。第一密封层54和第二密封层56从上方覆盖空洞1，并作为对空洞I进行密封的盖体50而发挥功能。
[0095]空洞I为用于收纳振子100的空间。在图示的示例中，空洞I由基底层12、层间绝缘层80和盖体50而被划分形成。空洞I内能够成为例如减压状态，由此，能够实现振子100的动作精度的提高。
[0096]振子100被配置在空洞I内。第一电极20和第二电极30分别与配线42和配线44连接，而且，通过被形成在层间绝缘层80中的通道62和通道64而与配线72和配线74连接。
[0097]此外，虽然未图示，但电子装置200也可以包括:包含晶体管等的电路部、外部连接用的端子、衬垫、钝化层等的绝缘层等。另外，电子装置200也可以为WCSP结构。
[0098]2.2电子装置的制造方法
[0099]本实施方式的电子装置例如能够以如下方式进行制造。
[0100]本实施方式的电子装置200的制造方法包括上述振子100的制造方法。因此，对于重复的制造工序，将省略详细说明。图10?图14为模式化地表示电子装置200的制造工序的一个工序的截面图。
[0101]本实施方式的电子装置200的制造方法包括:形成对振子100进行覆盖的层间绝缘层80的工序；形成对振子100和层间绝缘层80进行覆盖的盖体50的工序；在盖体50上形成贯穿孔52的工序；经过贯穿孔52而对覆盖振子100的层间绝缘层80和牺牲层25进行蚀刻并去除,从而形成收纳振子100的空洞I的工序。
[0102]首先，以与上述的振子100的制造方法同样的方式，形成第一电极20、牺牲层25和第二电极30 (参照图8)。虽然在此时间点振子100尚未完成，但在本制造方法的说明中，有时将图8的结构体称为振子100。
[0103]接下来，如图10所示，形成对牺牲层25和第二电极30进行覆盖的层间绝缘层80。层间绝缘层80通过例如CVD法和涂布(旋涂)法等而形成。在形成了层间绝缘层80后，也可以实施使层间绝缘层80的表面平坦化的处理。
[0104]接下来，如图11所示，在配线42和配线44上分别形成导通孔62和导通孔64，并形成与其连接的配线72和配线74。通道62和通道64例如通过埋入W、Al等而形成。另夕卜，配线72和配线74例如可以通过对Al、Cu、W进行溅射并进行图案形成而形成。另外，也可以通过与上述相同的工序来进一步形成层间绝缘层80。此时，也可以根据需要而进一步形成通道和配线。在形成了层间绝缘层80之后，也可以实施使层间绝缘层80的表面平坦化的处理。
[0105]接下来，如图12所示，形成盖体50的第一密封层54。通过利用例如CVD法和溅射法等的气相沉淀法来进行成膜，并进行图案形成，从而形成第一密封层54。另外，通过该图案形成，从而如图12所示，形成与空洞I连通的贯穿孔52。
[0106]接下来，如图13所示，使蚀刻液或蚀刻气体穿过贯穿孔52，从而将存在于成为空洞I的区域内的层间绝缘层80和牺牲层25去除，并形成空洞I和振子100 (在本说明书中，有时将该工序称为脱模工序)。脱模工序可以通过例如使用了氢氟酸和缓冲氟酸(氢氟酸和氟化胺的混合液)等的湿蚀刻、使用了氟化氢类的气体等的干刻蚀等而实施。在脱模工序中，也可以利用对空洞I的侧面进行规定的侧壁，在此情况下，例如在形成上述的通道62等的工序中，也可以配合侧壁来形成通道62，并利用该通道62。
[0107]之后，根据需要对空洞I进行清洗。可以用例如异丙醇(IPA)或水来实施清洗。
[0108]而且，如图9所示，在第一密封层54上形成第二密封层56。第二密封层56能够通过例如溅射法、CVD法等气相沉淀法而进行成膜，并对贯穿孔52进行密封。另外，通过使用气相沉淀法而形成，从而还能够以减压状态将空洞I内密封。盖体50也可以根据需要而进行图案形成。
[0109]通过以上所例示的工序，能够制造出电子装置200。
[0110]根据本实施方式的电子装置的制造方法，在振子100的第一电极20上难以形成棱角，在第二电极30的与第一电极20对置的面上难以形成槽。因此，能够制造出具有如下的振子100的电子装置200，即，抑制了因与第一电极20之间的静电力而发生变形的第二电极30的破损、且抑制了电极之间的短路的可靠性较高的振子。
[0111]3.实验例
[0112]虽然在下文中对实验例进行说明，并进一步详细说明本发明，但本发明并不被以下实验例进行任何限定。
[0113]3.1实验方法
[0114]准备多个利用CVD法在形成了基底层(Si3O4)的硅基板上形成多晶硅膜的试样。此时的多晶硅膜的厚度均设为280nm。
[0115]在多晶硅膜的整个面上，作为杂质而注入了磷(P)。对于离子注入和热处理的条件，按照每个试样而在不同的以下五种条件下实施。
[0116](实验例I)离子注入(加速电压35keV、剂量6E15atoms/cm2)。
[0117](实验例2)离子注入(加速电压35keV、剂量6E15atoms/cm2),接着离子注入(加速电压 5keV、剂量 6E15atoms/cm2)。
[0118](实验例3)离子注入(加速电压5keV、剂量6E15atoms/cm2)。
[0119](实验例4)离子注入(加速电压35keV、剂量6E15atoms/cm2),接着热处理(650°C、20分钟/氮气气氛)。
[0120](实验例5)离子注入(加速电压35keV、剂量6E15atoms/cm2),接着热处理(650°C、20分钟/氮气气氛),再离子注入(加速电压5keV、剂量6E15atoms/cm2)。
[0121]通过SMS来测定各个试样的表面，并对磷的深度方向上的浓度分布进行测定，且在图14中示出了其结果。SIMS的测定在照射作为一次离子的5keV的Cs的条件下进行。
[0122]之后，针对各个不同的试样而形成掩膜图案，并实施了干刻蚀。然后，去除牺牲层，并在多晶硅膜上形成截面观察用的保护膜，从而获得了各个实验例的试样。
[0123]将所获得的试样分别切断，并在图15中示出了用扫描型电子显微镜(SEM)观察切断面的结果。
[0124]3.2实验结果
[0125]当观察图14和图15时可以看出，SMS的浓度图形和SEM观察结果中的多晶硅膜的边缘的形状非常良好的相关关系。图15中的SEM照片以右侧成为基板侧的方式而表示。
[0126]在图14的SMS的浓度图形中，实验例1、2、4的试样在距表面40nm?50nm的位置处具有极大点。在与此对应的图15的SEM照片中，实验例1、2、4的试样在试样的表面侧确认到了突出的棱角形状。相对于此，实验例3、5的试样在SIMS浓度图形中，在距表面深于IOnm的位置处不具有极大值并单调地减少，在对应的SEM照片中，未确认到醒目的棱角形状。另外，虽然未图示，但在实验例2、3、5的试样的SIMS的浓度图形中，在距表面5nm左右的深度确认到峰值。
[0127]根据这些结果可以明确看出，在距多晶硅膜的上表面深于IOnm的位置处杂质浓度从上表面侧朝向下表面侧单调地减少的情况下，即使在距上表面浅于IOnm的位置处具有最大值或极大值，也未确认到棱角形状。
[0128]由此，可以理解为，在实验例3、5的多晶硅膜上层压了其他层的情况下，在该其他层的与多晶硅膜对置的面上，难以形成槽(凹陷)形状。
[0129]此外，在本发明中，当提及将特定的部件B配置(或形成)在特定的部件A的上方(或下方)时，并不限定于直接将部件B配置(或形成)在部件A的上方(或下方)的方式，在不阻碍本发明的作用效果的范围内，也包含部件B通过其他部件而被配置(或形成)在部件A的上方(或下方)的方式。
[0130]本发明并不限定于上述的实施方式，也可以进一步实施各种各样的改变。例如，本发明包含与实施方式中所说明的结构实质上相同的结构(例如，功能、方法和结果相同的结构，或目的和效果相同的结构)。另外，本发明包含将实施方式中所说明的结构的非本质的部分替换后而得到的结构。另外，本发明包含能够起到与实施方式中所说明的结构相同的作用效果的结构、或能够实现相同目的的结构。另外，本发明包含在实施方式中所说明的结构中追加了公知技术的结构。
[0131]符号说明
[0132]1…空洞；10…基板;11…娃基板;12…基底层;20…第一电极;20a…第一层；21…第一面；22…第二面；23…锥面；25…牺牲层;30…第二电极;31…对置面；42、44…配线;50…盖体;52…贯穿孔;54…第一密封层；56…第二密封层；62、64…通道；72、74…配线；80…层间绝缘层；100…振子；200…电子装置；M1...掩膜。
【权利要求】
1.一种振子的制造方法，其特征在于，包括: 在基板上形成第一层的工序(a)； 向所述第一层的第一区域中离子注入第一杂质的工序(b)； 对所述第一层进行图案形成，从而形成在侧面部上具有锥面的第一电极的工序(c); 在所述第一电极上和所述第一电极的锥面上形成牺牲层的工序(d); 在所述基板和所述牺牲层上以与所述第一电极上表面部和所述第一电极的锥面的至少一部分对置配置的方式而形成第二电极的工序(e)； 去除所述牺牲层的工序(f)， 其中，所述工序(b)以如下方式而被实施，即，所述第一杂质的浓度在距所述第一电极的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
2.如权利要求1所述的振子的制造方法，其特征在于， 在所述工序(a)和所述工序(b)之间、或在所述工序(b)和所述工序(c)之间，还包括向所述第一层的第二区域中离子注入第二杂质的工序(g)， 所述工序(g)以如下方式而被实施，即，所述第二区域与所述第一区域相比位于基板侦牝所述第二区域和所述第一区域至少一部分重叠，并且，将所述第一杂质的浓度和所述第二杂质的浓度相加而得到的浓度在距所述第一电极的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
3.如权利要求1所述的振子的制造方法，其特征在于， 在所述工序(a)和所述工序(b)之间、或在所述工序(b)和所述工序(C)之间，还包括向所述第一层的第二区域中离子注入第二杂质的工序(g)、和对所述第一层进行加热的工序(h)， 所述工序(g)以所述第二区域与所述第一区域相比位于基板侧的方式而被实施， 所述工序(h)以所述第二杂质的至少一部分向所述第一区域中扩散的方式而被实施，所述工序(g)和所述工序(h)以如下方式而被实施，即，将所述第一杂质的浓度和所述第二杂质的浓度相加而得到的浓度在距所述第一电极的上表面深于IOnm的位置处，从上表面侧朝向下表面侧单调地减少。
4.如权利要求1~3中任一项所述的振子的制造方法，其特征在于， 所述第一杂质和所述第二杂质的导电型相同。
5.如权利要求1~3中任一项所述的振子的制造方法，其特征在于， 所述第一层由半导体层构成， 在形成所述牺牲层的工序中，通过对所述半导体层进行热氧化从而形成所述牺牲层。
6.如权利要求4所述的振子的制造方法，其特征在于， 所述第一层由半导体层构成， 在形成所述牺牲层的工序中，通过对所述半导体层进行热氧化从而形成所述牺牲层。
7.如权利要求5所述的振子的制造方法，其特征在于， 所述第一层由多晶娃层构成。
8.如权利要求6所述的振子的制造方法，其特征在于， 所述第一层由多晶娃层构成。
9.如权利要求1~3中任一项所述的振子的制造方法，其特征在于，对所述第一层进行图案形成的工序包括:在所述第一层上形成抗蚀层图案的工序；以所述抗蚀层图案作为掩膜，对所述第一层进行蚀刻的工序，在所述蚀刻工序中，在抗蚀层图案的`下表面侧进行蚀刻。
【文档编号】B81C1/00GK103864004SQ201310631195
【公开日】2014年6月18日 申请日期:2013年11月29日 优先权日:2012年12月7日
【发明者】吉泽隆彦 申请人:精工爱普生株式会社