半导体封装件及其制造方法
【技术领域】
[0001]本发明涉及半导体封装件的安装技术。尤其涉及用于缓解在支撑基板上层叠多个半导体器件而成的层叠型半导体封装件的制造工序中发生的应力的技术。
【背景技术】
[0002]以往，已知有在支撑基板上搭载集成电路(IC)芯片等半导体器件的半导体封装件构造。通常，这种半导体封装件采用如下构造，即在支撑基板上借助于被称为粘片材料的粘接材料来粘接IC芯片等半导体器件，并利用密封体(密封用树脂)覆盖上述半导体器件来进行保护。
[0003]作为用于半导体封装件的支撑基板，可以使用印刷电路板、陶瓷基板等各种基板。尤其是近年来，正在开发利用金属基板的半导体封装件。在金属基板上搭载半导体器件并用布线连接各个半导体器件来构成逻辑电路的半导体封装件具有电磁屏蔽性、热特性优异的优点，作为可靠性高的半导体封装件而备受瞩目。另外，这种半导体封装件还具有封装件的设计自由度高的优点。
[0004]另外，在采用在支撑基板上搭载半导体器件的构造的情况下，可在大型的支撑基板上搭载多个半导体器件，并以同一工艺制造多个半导体封装件。这种情况下，在制造工艺完成后，分割形成在支撑基板上的多个半导体封装件来完成单个半导体封装件。这样，在支撑基板上搭载半导体器件的半导体封装件构造还具有量产性高的优点。
[0005]考虑将大型的金属基板用作这种支撑基板的量产的情况下，加工工艺中支撑基板需要一定程度的刚性。然而，在制造工艺的过程中发生的翘曲因上述刚性而难以进行矫正，因而从在制造工艺中尽可能防止发生翘曲的观点和半导体封装件的可靠性观点上看，减少内部应力成为大问题。
[0006]尤其是近年来，如日本特开2010-278334号公报中所示，开发了在金属基板上层叠多个半导体器件而成的层叠型半导体封装件。在这种层叠型半导体封装件的制造过程中有可能产生如下问题。第一，存在由于使将半导体器件绝缘分离的树脂层固化时产生的内部应力而发生翘曲、因残留应力而降低长期可靠性、以及由不同的材料形成的层之间发生剥离的问题。第二，存在因构成半导体封装件的支撑基板、树脂材料、硅、金属布线各自的线膨胀系数的不匹配而发生翘曲的问题。
[0007][现有技术文献]
[0008][专利文献]
[0009][专利文献I]:日本特开2010-278334号公报
【发明内容】
[0010]本发明鉴于上述问题而提出，其课题在于提供可靠性高、设计自由度高的半导体封装件。
[0011 ]本发明一个实施方式的半导体封装件的特征在于，包括:第一半导体器件，设置在支撑基板上;第一密封体，用于覆盖上述第一半导体器件;第一布线，设置在上述第一密封体上，与上述第一半导体器件相连接；中间缓冲层，用于覆盖上述第一布线；以及第二密封体，设置在上述中间缓冲层上，上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
[0012]本发明一个实施方式的半导体封装件的制造方法的特征在于，包括以下步骤:在支撑基板上配置被第一密封体覆盖的第一半导体器件;在上述第一密封体上形成与上述第一半导体器件相连接的第一布线;在上述第一布线上形成中间缓冲层；以及在上述中间缓冲层上形成第二密封体，上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
[0013]在上述中间缓冲层上还可以配置有被上述第二密封体覆盖的第二半导体器件。此时，第二半导体器件可以并列配置多个。
[0014]另外，在上述第二密封体上还可以具有与上述第二半导体器件相连接的第二布线。还可以在上述中间缓冲层与上述第二密封体之间具有与上述第一布线相连接的第二布线。
[0015]另外，本发明一个实施方式的半导体封装件的特征在于，包括:多个半导体器件，在与上述支撑基板的主面垂直的方向上重叠地配置在支撑基板上；第一密封体，用于覆盖上述多个半导体器件;第一布线，设置在上述第一密封体上，与上述多个半导体器件中的任意一个半导体器件相连接；中间缓冲层，用于覆盖上述第一布线；以及第二密封体，设置在上述中间缓冲层上，上述第一密封体和上述第二密封体与上述中间缓冲层由不同的绝缘材料形成。
[0016]上述中间缓冲层还可以具有由多个层构成的层叠构造。另外，本发明还可以采用如下构成，即在上述中间缓冲层上还包含多个半导体器件，上述多个半导体器件在与上述支撑基板的主面垂直的方向上重叠地配置，上述第二密封体覆盖设置在上述中间缓冲层上的多个半导体器件。
[0017]上述多个半导体器件可以配置成在俯视时上述多个半导体器件的一部分互不重置。
[0018]构成上述第一密封体和上述第二密封体的材料可以为相同的绝缘材料。此时，上述中间缓冲层具有在相同的温度条件下比上述第一密封体和上述第二密封体的弹性模量小的弹性模量。另外，上述中间缓冲层的膜厚优选为上述第一密封体的膜厚的1/10?1/2。
[0019]还可以与上述支撑基板相接触地进一步设置底部缓冲层。另外，上述半导体器件还可以配置在上述底部缓冲层上。此时，本发明还可以采用如下构造，即在上述底部缓冲层设置第一开口部，在上述第一开口部的内侧的上述第一密封体设置第二开口部，经由上述第二开口部将上述第一布线与上述支撑基板连接。
[0020]优选地，上述中间缓冲层由在室温下具有2GPa以下的弹性模量且在大于100°C的温度下具有IGPa以下的弹性模量的材料形成。
[0021]优选采用如下构造，即利用上述中间缓冲层使起因于上述第一布线的高度差平坦化。上述中间缓冲层还可以包含热固化性树脂。
[0022]根据本发明，可实现可靠性高、设计自由度高的半导体封装件。
【附图说明】
[0023]图1为本发明第一实施方式的半导体封装件的外观图。
[0024]图2为本发明第一实施方式的半导体封装件的截面图。
[0025]图3为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0026]图4为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0027]图5为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0028]图6为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0029]图7为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0030]图8为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0031 ]图9为本发明第二实施方式的半导体封装件的截面图。
[0032]图10为本发明第三实施方式的半导体封装件的截面图。
[0033]图11为本发明第四实施方式的半导体封装件的截面图。
[0034]图12为本发明第五实施方式的半导体封装件的截面图。
[0035]图13为本发明第六实施方式的半导体封装件的截面图。
[0036]图14为本发明第七实施方式的半导体封装件的截面图。
[0037]图15为本发明第八实施方式的半导体封装件的截面图。
[0038](附图标记的说明)
[0039]100:半导体封装件;101:支撑基板；102:底部缓冲层；103、105、107、109:层叠体;103a、105a、107a、109a:半导体器件；103b、105b、107b、109b、110、112:密封体；103c、105c、107c、109c、111、113:布线；104、106、108:中间缓冲层；114:阻焊剂；115:外部端子(焊料球)
【具体实施方式】
[0040]以下，参照附图详细说明本发明一个实施方式的半导体封装件。以下所示的实施方式为本发明实施方式的一个例子，本发明不局限于这些实施方式。
[0041 ]此外，在本实施方式中参照的附图中，存在针对相同部分或具有相同的功能的部分标注相同的附图标记或类似的附图标记(数字后面仅标注a、b等的附图标记)并省略重复的说明的情况。另外，为了便于说明，存在图的尺寸比例与实际比例不同或省略图中的构成的一部分的情况。
[0042]另外，在本说明书中，“上”是指以支撑基板的主面(配置半导体器件的面)为基准的相对位置，远离支撑基板的主面的方向为“上”。从图2开始，以观看纸面时的上方为“上”。另外，“上”包括与物体的上表面相接触的情况和以不与物体相接触的方式位于上方的情况。关于“下”也同样，靠近支撑基板的主面的方向为“下”。
[0043](第一实施方式)
[0044]〈封装件的外观〉
[0045]图1为本发明第一实施方式的半导体封装件100的外观图。此外，图1的前面部分为了不出内部构成的外观而图不了切割面。
[0046]在图1中，在支撑基板11上配置有半导体器件12a、12b、12c。各个半导体器件12a、12b、12c在分别被密封体13a、13b、13c覆盖的状态下配置在支撑基板11上。即，是一种在支撑基板11上交替层叠半导体器件12a、12b、12c和密封体13a、13b、13c而配置的构造体。进而，在密封体13c上配置阻焊剂14和外部端子15来构成层叠型的半导体封装件100。
[0047]这样，本实施方式的层叠型的半导体封装件100将支撑基板11直接用作基体，并利用由树脂形成的多个密封体13a、13b、13c覆盖所层叠的多个半导体器件12a、12b、12c，据此形成可防止来自外部空气的侵扰的构造体。另外，本实施方式的半导体封装件100的特征在于，在密封体与密封体之间设置有用于抑制在其界面上发生的内部应力的应力缓和层。详细情况，利用更具体的截面图来说明如下。
[0048]〈封装件构造〉
[0049]图2是用于详细说明利用图1来说明的半导体封装件100的构造的一部分的截面图。在这里，将金属基板用作支撑基板101。在将金属基板用作支撑基板101的情况下，使用不锈钢等铁合金基板或铜合金基板等的金属基板即可。当然，无需限定为金属基板，根据用途、成本，也可使用硅基板、玻璃基板、陶瓷基板、有机树脂基板等。
[0050]在支撑基板101上设置有用于缓冲支撑基板101与密封体103b之间的内部应力的绝缘层(在本说明书中，被称为“底部缓冲层”)102。底部缓冲层102被设置成用于缓冲在支撑基板101与密封体103b之间发生的内部应力。即，底部缓冲层102的作用为减少因支撑基板101的物理参数与密封体103b的物理参数之差而发生的内部应力(在支撑基板101与密封体103b的界面上发生的应力)。
[0051 ]因此，优选地，使用弹性模量小于支撑基板101及密封体103b的弹性模量的绝缘层作为底部缓冲层102。在本实施方式的半导体封装件100中，使用膜厚为1