片电极之铝基金属顶层上的UBM结构包含防扩散金属层和导电金属层的组合，但不限于此。
[0040]进一步的，所述粘合或防扩散金属层直接覆盖电极之铝基金属顶层，所述粘合或防扩散金属层材料可选自但不限于镍、钛、镍铬合金、镍钒合金和钛钨合金等；而所述导电金属层直接覆盖粘合或防扩散金属层，所述导电金属层的材料可选自但不限于铜、金等。
[0041]在一较佳实施例中，所述的半导体芯片电极之铝基金属顶层上的UBM结构包含非电镀的镍金属层和金金属层的组合。其中，镍金属层首先在电极之铝基金属顶层上通过化镍工艺沉积生成，而金金属层在镍金属层上通过浸金工艺完成沉积。
[0042]在一较佳实施例中，在电路板的第二表面、半导体芯片及与第二表面共平面的封装材料表面上覆盖有至少一积聚层，所述积聚层在半导体芯片的电极表面上方区域有开口，且UBM结构位于半导体芯片的电极表面上且被限制于积聚层开口内，所述UBM金属层和电极之铝基金属顶层直接电性接触。
[0043]进一步的，所述积聚层材料可选自但不限于ABF绝缘材料、含玻璃纤维绝缘材料、光敏感绝缘材料等。
[0044]进一步的，在所述积聚层表面设有第一线路层，且所述第一线路层经所述积聚层的开口与UBM表面电气连接。
[0045]进一步的，所述封装结构还可包括:焊接掩膜，用以覆盖所述积聚层以及积聚层上的第一线路层。
[0046]进一步的，所述封装结构还可包括:焊点阵列，其设置在覆盖所述积聚层和积聚层上的第一线路层表面的焊接掩膜开口中并与所述第一线路层电连接，所述焊点阵列包括球栅阵列或触点阵列。
[0047]本实用新型还提供了制作所述改良的载板级嵌入式半导体封装结构的方法，其包括以下步骤:
[0048](I)提供电路板，所述电路板上设置有至少一个用于容置半导体芯片的开口或空腔，且在所述电路板的第一表面上于单独封装之模块区域的四周或单独封装子模块内的开口或空腔四周设置有模块对位标识；
[0049](2)在所述电路板的第二表面上贴附粘接膜，并将所述芯片置入所述开口或空腔，且使所述半导体芯片带有电极的一面与粘接膜粘接固定；
[0050](3)至少在所述电路板的第一表面、模块对位标识及所述开口或空腔上施加封装材料，使所述电路板的第一表面、模块对位标识被封装材料覆盖，以及使所述开口或空腔被封装材料及所述半导体芯片完全填充；
[0051](4)去除所述粘接膜，并将所述电路板翻转；
[0052](5)在所述电路板第二表面、半导体芯片及与所述电路板第二表面共平面的封装材料表面上覆盖一层以上积聚层，并将所述半导体芯片电极上方的积聚层去除形成开口，
[0053]在所述积聚层开口内及所述半导体芯片的电极上进行UBM生成工艺，形成UBM结构；
[0054]或者，
[0055]直接先在所述半导体芯片的电极上进行UBM生成工艺，形成UBM结构，再在所述电路板第二表面、半导体芯片、UBM结构及与所述电路板第二表面共平面的封装材料表面上覆盖一层以上积聚层，并将所述半导体芯片UBM上方的积聚层去除形成开口 ；
[0056](6)在所述UBM结构表面所述积聚层上依次形成防扩散TiW金属层和铜层；
[0057](7)在积聚层上加工形成第一线路层；
[0058](8)在所述积聚层以及积聚层上的第一线路层上设置焊接掩膜，以及在覆盖所述积聚层和积聚层上的第一线路层表面的焊接掩膜开口中设置焊点阵列，并使所述焊点阵列与第一线路层电连接。
[0059]进一步的，所述UBM生成工艺包括以下步骤:
[0060](I)在所述半导体芯片的电极上形成厚度为5?15 μ m的镍层；
[0061 ] (2)在所述镍层之上形成厚度为0.05?0.2 μ m的Au层。
[0062]与现有技术相比，本实用新型至少具有如下优点:
[0063](I)通过UBM结构有效改善了带有铝基金属(例如AlSi)的电极的半导体芯片与载板级半导体芯片嵌入式封装工艺的兼容性；
[0064](2)所述改良的载板级嵌入式半导体封装结构具有高的生产效率和优良性能，且成本低廉；
[0065](3)所述改良的载板级嵌入式半导体封装结构的制作过程是高生产速度的载板级封装过程，明显优于基于单芯片键合连线工艺的低效率生产过程。
【附图说明】
[0066]图1a-图1d是所述电路板上不同种类开口或空腔的模块及其容置半导体芯片的示意图；
[0067]图2是本实用新型一较佳实施例中具有开口或空腔以及线路板衬底的横向剖视图；
[0068]图3a_图3b是本实用新型一较佳实施例中半导体芯片以电极面朝下的状态置入开口或空腔中的示意图；
[0069]图4是以封装材料封装图3b所示器件的示意图；
[0070]图5是去除图4所示器件中的粘接膜并将之倒置的示意图；
[0071]图6a-图6d是在图5所示器件上设置镍层、Au层及积聚层并形成积聚层开口的一较佳实施例的示意图；
[0072]图7a-图7b是在图6d所示器件上设置NiCr或TiW的粘合层、Cu层的示意图；
[0073]图8是在图7b所示器件之UBM结构上形成第一线路层的一较佳实施例的示意图；
[0074]图9a-图9b是在图5所示器件上设置积聚层并形成积聚层开口的另一较佳实施例的不意图；
[0075]图1Oa-图1Od是在图9b所示器件的积聚层开口内设置镍层、Au、NiCr或TiW的粘合层及Cu层的示意图；
[0076]图11是在图1Od所示器件之UBM结构上形成第一线路层的另一较佳实施例的示意图；
[0077]图12a-图12b是在图8或图11所示器件上设置焊接掩膜和焊点阵列的示意图；
[0078]附图中各部件的标记如下:1-电路板，11-第一表面，12-第二表面，2-开口或空腔，21-第一空间，22-第二空间，3-半导体芯片，31-半导体芯片电极，4-模块对位标识，5-粘接膜，6-封装材料，7-积聚层，71-积聚层开口，8-UBM结构，81-镍层，82_Au层，83-NiCr或TiW的粘合层，84_Cu层，9-第一线路层，100-焊接掩膜，101-焊接掩膜开口，102-焊点阵列、L-横向、V-纵向。
【具体实施方式】
[0079]下面结合附图对本实用新型的较佳实施例进行详细阐述，以使本实用新型的优点和特征能更易于被本领域技术人员理解，从而对本实用新型的保护范围做出更为清楚明确的界定。
[0080]下面结合附图对本实用新型的较佳实施例进行详细阐述，以使本实用新型的优点和特征能更易于被本领域技术人员理解，从而对本实用新型的保护范围做出更为清楚明确的界定。
[0081]本实用新型的一个方面提供了一种改良的载板级嵌入式半导体封装结构，包括:
[0082]电路板1，亦即用于封装IC的载板，包括第一表面11、第二表面12 ;
[0083]设于所述电路板I内的、至少一个用以容置半导体芯片3的开口或空腔2 ;所述电路板I上单位模块区域有至少一个开口或空腔2，所述单位模块区域内一个开口或空腔2可容置至少一个半导体芯片3，或者所述单位模块区域内有两个以上的开口或空腔2分别容置两个以上的半导体芯片