，并在其中添加氧化硅、氧化铝等填充料，以改善包封料的强度、电性能、粘度等性能，并提升封装结构的热机械可靠性。包封材料包封、固化完成后，呈固体状的粘合剂层7，可以起到防水、防潮、防震、防尘、绝缘、散热等作用。
[0034]如附图3所示，并且三个所述半导体器件1之间还通过互连导线6进行连接，实现通信，所述互连导线6分布于三个所述半导体器件1的侧壁上，所述互连导线6可以全部设置于某一个侧壁上，也可以分布在多个侧壁上，并且它们的数量以及连接的具体形式，可以根据最终产品要实现的功能以及整个线路的简洁化标准进行设计，在此不再详细描述具体形式。
[0035]如附图2所示，所述多芯片3D二次封装半导体器件上还设置有若干个引出端焊盘8，所述引出端焊盘8分为四组，每组由三个焊盘并排且间隙设置而成，四组所述引出端焊盘8均匀的分布在底层半导体器件1底部的四条边上。
[0036]当然为了满足最终产品的尺寸要求，所述PCB基板2的长度、宽度及厚度，元器件4的大小以及粘合剂层7的厚度等参数，可以根据实际需要进行筛选、组合，从而获得最佳的产品尺寸。
[0037]本实用新型进一步揭示了一种上述多芯片3D二次封装半导体器件的封装方法，其包括如下步骤:
[0038]S1，一次封装步骤:根据产品拟实现的功能，设计并一次封装形成3个独立的半导体器件1，其中，每个所述的半导体器件1都具有独立的PCB基板2和元件器4，在各独立的半导体器件1的具体制作时，首先根据每个半导体器件1的布线要求制作具有双导线层的所述PCB基板2，随后将一个元件器4的电极分别通过导线5连接到所述第一导线层31上，实现元器件4和PCB基板2的通信。
[0039]当然各独立半导体器件1的制作顺序并没有特别要求，可以根据后续测试的顺序要求及安装要求进行调整。
[0040]S2，测试步骤:通过测试每个半导体器件1以及将三个半导体器件1连接时的运行状态，并根据测试结果判断是否进行二次封装；由于每个半导体器件1都有基板，因此可以通过导线模拟连接状态，实现三个独立的半导体元件1的相互通信，从而在完整封装之前能够进行测试，进而能够避免了现有技术中必须将三个半导体器件完全封装后才能测试，可能导致的材料浪费的问题。
[0041]S3，二次封装步骤:当测试每个半导体器件1以及将三个半导体器件1通过导线连接状态下能够实现预定功能，通过粘合剂将三个独立的半导体器件1粘接形成沿竖直方向依次堆叠的整体;当不能实现预定功能或某个元器件存在故障时，逐一更换半导体器件1及检查线路连接情况后，再此进行测试，并重复上述步骤，至测试合格为止。
[0042]S4，导线刻蚀步骤:此时，由于三个所述半导体器件1粘接成一体后，它们竖直方向之间的间隙被粘合剂层7填满，因此只能在它们的侧壁上进行导线连接，以实现三个独立的半导体器件1之间的通信。
[0043]此时，首先通过气相沉积工艺，尤其是物理气相沉积中的溅射镀膜工艺，在S3步骤中形成的整体的外围形成一个金属壳体，该金属壳体可以是具有良好导电性能的金属形成的壳体，如金、银、铜等，优选为铜壳体;接着，根据各半导体器件1之间的接线关系，再通过化学刻蚀工艺或者激光烧蚀工艺形成各半导体器件1之间的互连导线6。
[0044]S5，引出端焊盘制作步骤:再完成互连导线6的刻蚀之后，再在最底层的半导体器件1的PCB基板底部通过印刷焊锡膏或机械精密植锡球制作出上述多芯片3D 二次封装半导体器件所具有的相应数量的引出端焊盘8，完成整个加工过程。
[0045]当然，上述描述的步骤并不是对本实用新型的唯一限定，各具体的过程可以根据过程简化的需要进行调整，例如，在其他实施例中，也可以将S5，引出端焊盘制作步骤提前至IJS1，一次封装步骤中，即在进行各独立的半导体器件的封装时，先在一个独立的半导体器件底部制作出指定数量的引出端焊盘，并把带有引出端焊盘的半导体器件放置在最底层。
[0046]实施例2
[0047]本实施例的一种多芯片3D二次封装半导体器件的封装方法，其与实施例1中的方法相比，区别点在于:省去了用物理气相沉积工艺后，再进行化学刻蚀或激光烧烛工艺以在各半导体器件1之间形成互连导线的步骤，而是直接通过在各半导体器件1焊接导线使它们连接，这样的加工工艺更加简单。
[0048]实施例3
[0049]本实施例的一种多芯片3D二次封装半导体器件的封装方法，其与实施例1和2的区别在于:在通过粘合剂层7将三个半导体器件1粘接成一体之前，先通过导线将三个半导体器件1进行连接，然后再将它们粘接成一体。
[0050]此时，形成的多芯片3D 二次封装半导体器件的互连导线6则可以不再全部位于三个所述半导体器件1的侧壁上。
[0051]本实用新型尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本实用新型的保护范围之内。
【主权项】
1.一种多芯片3D 二次封装半导体器件，其特征在于:包括至少两个相互独立的半导体器件(1)，每个所述半导体器件(1)均包括PCB基板(2)，所述PCB基板(2)上固设有至少一个元器件(4)，所述元器件(4)通过导线(5)连接所述PCB基板(2)，三个所述半导体器件(1)通过互连导线(6)进行连接，并且三个所述半导体器件(1)还通过粘合剂层(7)堆叠成一体;所述多芯片3D 二次封装半导体器件上还设置有引出端焊盘(8)。2.根据权利要求1所述的一种多芯片3D二次封装半导体器件，其特征在于:所述半导体器件(1)为3个，且每个所述半导体器件(1)上设置有一个元器件(4)。3.根据权利要求2所述的一种多芯片3D二次封装半导体器件，其特征在于:所述PCB基板(2)是陶瓷基板或是树脂基板或是Si基板或是上述材料的复合基板。4.根据权利要求1-3任一所述的一种多芯片3D二次封装半导体器件，其特征在于:所述PCB基板(2)的顶面设置有第一导线层(31)，其底面设置有第二导线层(32)，且所述第一导线层(31)和第二导线层(32)通过若干填充有金属的导孔连接。5.根据权利要求4所述的一种多芯片3D二次封装半导体器件，其特征在于:所述元器件(4)的正负电极分别通过导线(5)和所述PCB基板(2)的第一导线层(31)电性连接。6.根据权利要求5所述的一种多芯片3D二次封装半导体器件，其特征在于:所述粘合剂层(7)是环氧树脂粘合剂层。7.根据权利要求6所述的一种多芯片3D二次封装半导体器件，其特征在于:所述互连导线(6)分布于三个所述半导体器件(1)的侧壁上。8.根据权利要求6所述的一种多芯片3D二次封装半导体器件，其特征在于:所述引出端焊盘(8)均匀的分布在底层半导体器件(1)的底部。
【专利摘要】本实用新型揭示了一种多芯片3D二次封装半导体器件，包括至少两个相互独立的半导体器件，每个所述半导体器件均包括PCB基板，所述PCB基板上固设有至少一个元器件，所述元器件通过导线层连接所述PCB基板，三个所述半导体器件通过互连导线进行连接，并且三个所述半导体器件还通过粘合剂层堆叠成一体；所述多芯片3D二次封装半导体器件上还设置有引出端焊盘。本实用新型设计精巧，结构简单，通过设置多个独立的带有基板的半导体器件，能够在完全封装前对每个半导体器件单独测试以及在三个半导体器件连接时进行综合性能的测试，从而保证了产品的有效性，避免了现有技术中必须将三个半导体器件完全封装后才能测试，可能导致的良率损失和材料浪费等问题。
【IPC分类】H01L23/538, H01L25/00, H01L21/768
【公开号】CN205140962
【申请号】CN201521027175
【发明人】申亚琪, 王建国
【申请人】苏州捷研芯纳米科技有限公司
【公开日】2016年4月6日
【申请日】2015年12月11日