编程的计算机实现。在本文中，一些示例意在涵盖程序存储装置，例如，数字数据存储 介质，它们是机器或计算机可读的并且编码机器可执行或计算机可执行的程序指令，其中， 这些指令执行上述方法中的某些或全部动作。程序存储装置例如可为数字存储器、磁存储 介质，比如，磁盘和磁带、硬盘驱动器或光学可读数字数据存储介质。这些示例也意欲涵盖 被编程执行上述方法的动作的计算机或被编程执行上述方法的动作的（现场）可编程逻辑 阵列（(F)PLAs)或（现场）可编程门阵列（(F)PGAs)。
[0182] 说明书和附图只对本发明的原理进行说明。尽管本文没有进行详细说明或解释， 但本领域的技术人员应该能够想到包含本发明的精神和范围内的实现该原理的各种布置。 而且，本文列举的所有示例只是作为教导目的，主要用于帮助读者理解本发明的原理和发 明人提出的深入本领域的概念，应该理解本发明并没有限制于这些详细列举的示例和条件 内。此外，本发明所有原理、方面和示例及其具体示例的陈述旨在还该其等价物。
[0183] 表示"用于...的装置"（实现特定功能）的功能块应被视为是包含分别执行一定 功能的电路的功能块。于是"用于...的装置"也可以被理解成"被配置为或适用于...的 装置"。那么，被配置为实现特定功能的装置未必意味着该装置正在实现该功能（在给定时 刻）。
[0184] 图中所示包括标记为"装置"、"提供传感器信号的装置"、"产生发送信号的装置" 等任何功能块的各种元件的功能可以通过专用硬件的使用来实现，例如"信号发生器"、"信 号处理单元"、"处理器"、"控制器"等，也可以是能够与适当软件相关联地执行软件的硬件。 此外，本文描述为"装置"的任何实体可以相当于或可实现为"一个或多个模块"、"一个或多 个装置""一个或多个单元"等。当处理器提供功能时，功能可通过单个专用处理器、单个共 享处理器、或若干单独处理器（、某些功能可被共享）提供。此外，术语"处理器"或"控制 器"的明确使用不应被解释成只涉及能够执行软件的硬件，也隐含包括但不限于数字信号 处理器（DSP)硬件、网络处理器、专用集成电路（ASIC)、现场可编程门阵列（FPGA)、存储软 件的只读存储器（R0M)、随机存取存储器（RAM)和非易失存储。也可能包括其它常用和/或 自定义的硬件。
[0185] 本领域技术人员应该理解的是本文的任意框图都代表体现本发明原理的说明电 路的概念视图。同样应该理解是任何流程图表、流程示意图、状态转换图、伪码等表示的各 种处理可由计算机可读介质实质表示且由计算机或处理器执行，不论计算机或处理器是否 被明确表不出来。
[0186] 此外，本文权利要求书在此被并入【具体实施方式】中，其中每一个权利要求都基于 其本身作为单独示例。然而每个权利要求都可以基于其本身作为单独示例，但应该注意的 是，尽管权利要求书中的从属权利要求涉及一个或多个其它权利要求的特殊组合，其它示 例也可以包括从属权利要求与彼此从属或独立的权利要求的组合，除非有特别声明没有特 殊组合，否则本文提出了这种组合。另外，即使一个权利要求不直接从属于独立权利要求， 任何其他独立权利要求仍可包含该权利要求的特征。
[0187] 进一步需要注意的是，在说明书或权利要求中公开的方法可以通过具有执行这些 方法的各个动作的装置的设备来实施。
[0188] 进一步需要理解的是，在说明书或权利要求中公开的多种动作或功能的公开不应 被理解为具有特定的顺序。因此，多种动作或功能的公开不用于将它们限制于特定的顺序， 除非这些动作或功能因为技术原因不可替换。此外，在一些示例中，单个动作也可能包括或 被分成多个分动作。这些分动作或分过程可以包含在这些单个动作或过程中，也可以成为 单个动作或过程的一部分，除非明确排除。
【主权项】
1. 一种电路，包括： 可控振荡器，被配置为基于控制信号产生输出信号； 输入信号处理电路，被配置为接收参考信号并产生指示所述参考信号和所述输出信号 或从所述输出信号导出的信号之间的相位关系的数字值序列；以及 数字数据处理电路，被配置为以低于所述数字值序列的频率的频率产生处理值序列， 其中，每一个处理值基于所述数字值序列中的若干数字值，并且 其中，所述控制信号基于所述处理值序列。2. 根据权利要求1所述的电路，其中，所述数字数据处理电路被配置为通过对所述若 干数字值进行数字化处理从而产生所述处理值序列。3. 根据权利要求1所述的电路，还包括耦合于所述数字数据处理电路和所述可控振荡 器之间的环路滤波器，所述环路滤波器被配置为基于所述处理值来产生所述控制信号。4. 根据权利要求1-3中任一项权利要求所述的电路，还包括耦合于所述可控振荡器和 所述输入信号处理电路之间的分频器，所述分频器向所述输入信号处理电路提供反馈信号 作为从所述输出信号导出的信号，所述反馈信号是分频输出信号。5. 根据权利要求4所述的电路，其中，所述分频器是多模分割器，所述多模分割器被配 置为响应于分割器控制信号而利用至少两个不同分割器中的一个对所述输出信号的频率 进行分割，从而提供所述反馈信号。6. 根据权利要求5所述的电路，还包括分割器控制电路，所述分割器控制电路被配置 为基于控制值产生所述分割器控制信号。7. 根据权利要求6所述的电路，其中，所述分割器控制电路被配置为产生所述分割器 控制信号，以使得所述多模分割器在所述至少两个不同分割器间切换。8. 根据权利要求5所述的电路，其中，所述分割器控制电路以比所述处理值序列的频 率高的运行频率运行。9. 根据权利要求8所述的电路，其中，所述分割器控制电路以与所述数字量序列的频 率相同的运行频率运行。10. 根据权利要求5所述的电路，其中，所述分割器控制电路包括Σ-△调制器，所述 Σ-Δ调制器产生所述分割器控制信号。11. 根据权利要求10所述的电路，其中，所述分割器控制电路还包括分割器，所述分割 器根据所述数字值序列的频率相对于所述处理值序列的频率的比值来对所述控制值进行 分割。12. 根据权利要求5所述的电路，还包括耦合于所述输入信号处理电路和所述可控振 荡器之间的噪声消除电路，所述噪声消除电路被配置为对因所述分割器的切换引起的相位 偏移进行补偿。13. 根据权利要求12所述的电路，其中，所述噪声消除电路包括积分器，所述积分器被 配置为对表示增量相位偏移的值进行积分，从而得到表示总相位偏移的值。14. 根据权利要求13所述的电路，还包括另外的数字数据处理电路，所述另外的数字 数据处理电路产生表示所述总相位偏移的值序列。15. 根据权利要求14所述的电路，其中，所述另外的数字数据处理电路被配置为利用 与所述数字数据处理电路相同的系统函数产生表示所述总相位偏移的值序列，其中，所述 系统函数指示对所述若干数字值进行的以得到处理值的处理。16. 根据权利要求12所述的电路，其中，所述噪声消除电路还包括倍增器，所述倍增器 被配置为基于表示所述总相位偏移的值序列而产生消除信号，其中，所述噪声消除电路被 配置为将所述消除信号与所述噪声消除电路接收到的信号进行组合。17. 根据权利要求12所述的电路，其中，所述噪声消除电路直接与所述数字数据处理 电路的输出親合。18. 根据权利要求12所述的电路，其中，所述噪声消除电路直接与所述数字数据处理 电路的输入親合。19. 根据权利要求1所述的电路，还包括参考信号发生器，所述参考信号发生器被配置 为产生所述参考信号。20. 根据权利要求19所述的电路，其中，所述参考信号发生器包括参考时钟信号发生 器和倍频电路，所述参考时钟信号发生器产生所述参考时钟信号，所述倍频电路被配置为 基于所述参考时钟信号产生所述参考信号作为倍频信号。21. -种时间数字转换器，包括： 输入信号处理单元，被配置为接收至少一个输入信号，并被配置为产生指示与所述至 少一个输入信号中包括的事件有关的时间间隔的数字值序列；以及 数字数据处理电路，被配置为以低于所述数字值序列的频率的频率产生处理值序列， 其中，每个处理值基于所述数字值序列中的若干数字值。22. -种包括电路的集成电路，所述电路包括， 可控振荡器，被配置为基于控制信号产生输出信号； 输入信号处理电路，被配置为接收参考信号并产生指示参考信号和输出信号或从所述 输出信号导出的信号之间的相位关系的数字值序列；及 数字数据处理电路，配置为以低于所述数字值序列的频率的频率产生处理值序列，并 且其中，每一个处理值基于所述数字值序列中的若干数字值，并且 其中，所述控制信号基于所述处理值序列。23. -种根据参考信号产生输出信号的方法，所述方法包括： 基于控制信号产生所述输出信号； 接收所述参考信号并产生指示所述参考信号和所述输出信号或从所述输出信号导出 的信号之间的相位关系的数字值序列；以及 以低于所述数字值序列的频率的频率产生处理值序列，其中，每个处理值基于所述数 字值序列中的若干数字值，并且其中，所述控制信号基于所述处理值。24. -种产生处理值序列的方法，所述方法包括： 接收至少一个输入信号； 产生指示与所述至少一个输入信号中包括的事件有关的时间间隔的数字值序列；以及 以低于所述数字值序列的频率的频率产生所述处理值序列，其中，每个处理值基于所 述数字值序列中的若干数字值。25. -种具有程序代码的计算机程序，当该计算机程序在计算机或处理器内执行时，所 述程序代码执行权利要求23或24所述的方法中的任一方法。
【专利摘要】本公开涉及电路、时间数字转换器、集成电路以及相应方法。根据一个示例的一种电路，包括：可控振荡器，被配置为基于控制信号产生输出信号；输入信号处理电路，被配置为接收参考信号并被配置为产生指示参考信号和输出信号或从输出信号导出的信号之间的相位关系的数字值序列；以及数字数据处理电路，被配置为以低于数字值序列的频率的频率产生处理值序列，其中每一个处理值基于数字值序列中的若干数字值，其中控制信号基于处理值序列。
【IPC分类】H03L7/08, H03L7/18
【公开号】CN105306045
【申请号】CN201510253117
【发明人】斯蒂芬·特尔蒂尼克, 安德烈亚斯·赖斯特纳
【申请人】英特尔Ip公司
【公开日】2016年2月3日
【申请日】2015年5月18日
【公告号】DE102014108762A1, US20150372690