用于多个线数据信号的时钟恢复电路的制作方法

本专利申请要求以下优先权：

2013年3月7日提交的题为“Circuit To Recover A Clock Signal From Multiple Wire Data Signals That Changes State Every State Cycle And Is Immune To Data Inter-Lane Skew As Well As Data State Transition Glitches(用以从多个线数据信号恢复在每一状态循环改变状态并且对数据的通道间偏斜以及数据状态转变毛刺免疫的时钟信号的电路)”的美国临时申请No.61/774,247，

2013年3月7日提交的题为“Transcoding Method For Multi-Wire Signaling That Embeds Clock Information In Transition Of Signal State(用于将时钟信息嵌在信号状态转变中的多线信令的转码方法)”的美国临时申请No.61/774,408，以及

2013年3月13日提交的题为“Transcoding Method For Multi-Wire Signaling That Embeds Clock Information In Transition Of Signal State(用于将时钟信息嵌在信号状态转变中的多线信令的转码方法)”的美国临时申请No.61/778,768，所有这些申请被转让给本申请受让人并且由此通过援引明确纳入于此。

领域

本公开涉及在多线数据信号传递的循环内传送时钟信号。

背景技术：

在多信号数据传递(例如，多线差分信令，诸如3相或N阶乘低电压差分信令(LVDS))中，可进行转码(例如，一种编码类型到另一编码类型的数字-数字数据转换)以便通过在每一码元循环引起码元转变而不是在单独的数据通道(差分传输路径)中发送时钟信息的方式来嵌入码元时钟信息。通过这一转码来嵌入时钟信息是最小化时钟与数据信号之间的偏斜并消除用锁相环(PLL)来从数据信号中恢复时钟信息的必要性的有效方式。

时钟和数据恢复(CDR)电路是从多个数据信号中提取数据信号以及时钟信号的解码器电路。然而，从其状态转变表示时钟事件的多个数据信号来进行时钟恢复经常由于数据信号的通道间偏斜或者数据转变时的中间或无法确定的数据信号状态导致的毛刺信号而在其恢复出的时钟信号上遭受非预期尖峰脉冲。

因此，需要最小化模拟延迟并且在具有不同数量的导体的多信号系统中可伸缩的高效毛刺移除电路。

概述

提供了包括接收机电路和时钟提取电路的时钟恢复电路。接收机电路可被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在该差分编码信号的状态转变中。在一个示例中，该多条数据线路是三条或更多条线路。

时钟提取电路可从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺。时钟提取电路可包括被用于获取该时钟信号的第一状态转变信号的反馈延迟实例(SDRCLK)。

在第一示例中，时钟提取电路可包括比较器、置位-复位锁存器、以及模拟延迟设备。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。模拟延迟设备可以接收比较信号的经滤波版本(NEFLT)并输出第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来获取时钟信号(DDRCLK)。置位-复位锁存器可基于第一状态转变信号的延迟实例(SDRCLK)来复位。时钟提取电路还可包括接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)的电平锁存器，其中电平锁存器基于第一状态转变信号的延迟实例(SDRCLK)来被触发。

在第二示例中，时钟提取电路可包括比较器、置位-复位锁存器、第一模拟延迟设备、单稳逻辑、以及第二模拟延迟设备。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来获取时钟信号(DDRCLK)。置位-复位锁存器可基于第一状态转变信号的延迟实例(SDRCLK)来被复位。时钟提取电路还可包括接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)的电平锁存器，其中电平锁存器基于第一状态转变信号的延迟实例(SDRCLK)来触发的。

在第三示例中，时钟提取电路可包括比较器、置位-复位锁存器、第一模拟延迟设备、单稳逻辑、第二模拟延迟设备、以及第三模拟延迟设备。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的第一延迟实例(SDRCLK0)，其中该第一状态转变信号的第一延迟实例(SDRCLK0)被用来获取时钟信号。第三模拟延迟设备可接收第一状态转变信号的第一延迟实例(SDRCLK0)并输出第一状态转变信号的第二延迟实例(SDRCLK)。置位-复位锁存器可基于第一状态转变信号的第二延迟实例(SDRCLK)来被复位。时钟提取电路还可包括接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)的电平锁存器，其中电平锁存器基于第一状态转变信号的第二延迟实例(SDRCLK)来被触发。

在第四示例中，时钟提取电路可包括比较器、置位-复位锁存器、第一模拟延迟设备、单稳逻辑、第二模拟延迟设备、第三模拟延迟设备、以及触发器。比较器可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器可以从比较器(1304)接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的第一延迟实例(SDRCLK1)，其中该第一状态转变信号的第一延迟实例(SDRCLK1)被用来获取时钟信号。第三模拟延迟设备可接收第一状态转变信号的第一延迟实例(SDRCLK1)并输出第一状态转变信号的第二延迟实例(SDRCLK2)。触发器可接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)，其中电平锁存器基于第一状态转变信号的第一延迟实例(SDRCLK2)来被触发。置位-复位锁存器可基于第一状态转变信号的第二延迟实例(SDRCLK2)来复位。

还提供了一种用于恢复时钟信号的方法。解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在该差分编码信号的状态转变中。从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜并掩蔽数据状态转变毛刺。从经解码的差分编码信号中提取数据。时钟信号是被用于获取该时钟信号的第一状态转变信号的反馈延迟实例(SDRCLK)。

在第一示例中，时钟信号可通过以下操作来获取：(a)将第一状态转变信号的第一实例(SI)与第一状态转变信号的实例(S)进行比较以提供比较信号(NE)；(b)对比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)；和/或(c)延迟比较信号的经滤波版本(NEFLT)以提供第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用于获取时钟信号(DDRCLK)。

在第二示例中，时钟信号可通过以下操作来获取：(a)将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较以提供比较信号(NE)；(b)对比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)；(c)延迟比较信号的经滤波版本(NEFLT)以提供比较信号的经滤波版本的延迟实例(NEDEL)；(d)将经滤波比较信号(NEFLT)与比较信号的经滤波版本的延迟实例(NEDEL)逻辑组合以获取比较信号的第二经滤波版本(NE1SHOT)；和/或(d)延迟比较信号的第二经滤波版本(NE1SHOT)以提供第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用于生成时钟信号(DDRCLK)。

在第三示例中，时钟信号通过以下操作来获取：(a)将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较以提供比较信号(NE)；(b)对比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)；(c)延迟比较信号的经滤波版本(NEFLT)以提供比较信号的经滤波版本的延迟实例(NEDEL)；(d)将经滤波比较信号(NEFLT)与比较信号的经滤波版本的延迟版本(NEDEL)逻辑组合以提供比较信号的第二经滤波版本(NE1SHOT)；(e)延迟比较信号的第二经滤波版本(NE1SHOT)以提供第一状态转变信号的第一延迟实例(SDRCLK0)，其中该第一状态转变信号的第一延迟实例(SDRCLK0)被用于生成时钟信号；和/或(f)延迟第一状态转变信号的第一延迟实例(SDRCLK0)以提供第一状态转变信号的第二延迟实例(SDRCLK)。

在第四示例中，时钟信号通过以下操作来获取：(a)将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较以提供比较信号(NE)；(b)对比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)；(c)延迟比较信号的经滤波版本(NEFLT)以提供比较信号的经滤波版本的延迟实例(NEDEL)；(d)将经滤波比较信号(NEFLT)与比较信号的经滤波版本的延迟版本(NEDEL)逻辑组合以提供比较信号的第二经滤波版本(NE1SHOT)；(e)延迟比较信号的第二经滤波版本(NE1SHOT)以提供第一状态转变信号的第一延迟实例(SDRCLK1)，其中该第一状态转变信号的第一延迟实例(SDRCLK1)被用于生成时钟信号；和/或(f)延迟第一状态转变信号的第一延迟实例(SDRCLK1)以提供第一状态转变信号的第二延迟实例(SDRCLK2)。第一状态转变信号的电平锁存实例(S)可以从电平锁存器获取，该电平锁存器基于第一状态转变信号的第一延迟实例(SDRCLK2)来触发。

附图

在结合附图理解下面阐述的详细描述时，各种特征、本质和优点会变得明显，在附图中，相像的附图标记贯穿始终作相应标识。

图1解说了基于循环状态图的在发射机设备与接收机设备之间的3线差分信令方案。

图2解说了可被用于解码根据3线差分信令方案来传送的数据的示例时钟恢复电路(例如，解码器)。

图3是图2的时钟恢复电路的时序图。

图4解说了针对图3的通道间偏斜的解决方案，其中延迟被引入该时钟恢复电路(解码器)中以使得非预期状态被充分地延迟以使其不再引起恢复出的时钟RXCLK上的毛刺。

图5是解说其中在AB转变中发生了无法通过延迟来掩蔽掉的毛刺的时序图的时序图。

图6是其中在数据接收机电路后使用单稳电路来移除通道间偏斜的替代时钟恢复电路。

图7解说毛刺转变时段可能在图6所示的时钟恢复电路中引起不正确或错误的DDRCLK翻转。

图8解说了用于具有嵌入式时钟信息的4线差分信令系统的时钟和数据传输方案。

图9解说了用于具有嵌入式时钟信息的4线差分信令系统的时钟和数据传输方案。

图10是图9中的CDR电路中的信号的时序图。

图11解说了用于图9的CDR电路的各种电路组件的示例性实现。

图12解说了用于具有嵌入式时钟信息的4线系统的另一数据传输方案。

图13解说了用于具有嵌入式时钟信息的4线系统的又一数据传输方案。

图14是设备中的可操作以用于恢复时钟信号的方法。

图15解说了用于提取时钟信号的第一方法。

图16解说了用于提取时钟信号的第二方法。

图17解说了用于提取时钟信号的第三方法。

图18解说了用于提取时钟信号的第四方法。

详细描述

在以下描述中，给出了具体细节以提供对诸实施例的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些实施例。例如，电路可能用框图示出以免使这些实施例混淆在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免使这些实施例不明朗。

总览

文本提供了实现具有有限数目的模拟延迟的毛刺移除技术的各种时钟恢复电路。

在一个示例中，接收机电路被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在该差分编码信号的状态转变中。时钟提取电路从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜，并掩蔽数据状态转变毛刺。

虽然本文中的某些示例可描述特定类型的多线传输，但构想了本文描述的时钟恢复电路可以用许多不同类型的多线传输系统来实现。

具有嵌入式定时信息的示例性3线转码系统

图1解说了基于由导体A、B和C间的差分信号定义的状态的在发射机设备100与接收机设备101之间的3线差分信令方案。发射机设备100和接收机设备101可以在多线路总线108上进行通信。在该示例中，三条线路A、B和C被用于总线108。接收机设备101可包括将该接收机设备110耦合到总线108的三端口接收机110。

在一个示例中，差分信号编码可被用于将信号从发射机设备100传送到接收机设备101。因此，多个接收机112中的每一个可被配置成取这三条线路A、B和C中的两条并提供不同信号。例如，第一线路A和第二线路B可用来提供第一差分信号RX_AB 114，第二线路B和第三线路C可用来提供第二差分信号RX_BC 116，而第一线路A和第三线路C可用来提供第三差分信号RX_CA 118RX。这些差分信号114、116和118可用作对解码器电路120的输入。解码器电路120解码这三个差分信号RX_AB 114、RX_BC 116和RX_CA118，并输出六个状态XM、YM、ZM、ZP、YP和XP。

状态图103解说了可由三个导体A、B和C 108携带的差分信号114、116和118定义的六(6)个状态XM、YM、ZM、ZP、YP和XP。如可以观察到的，跨这三个差分信号114、116和118的电压电平可以被映射到一(1)和零(0)的不同组合。例如，状态XM的差分信号电压电平可以与“011”相关联，状态YM可以与“101”相关联，状态ZP可以与“001”相关联，状态ZM可以与“110”相关联，状态YP可以与“010”相关联，而状态XP可以与“100”相关联。

除了嵌入在状态中的信息(例如，每一状态3位)之外，还可基于状态之间的转变来编码信息。注意，任何两个状态(XM、YM、ZM、ZP、YP和XP)之间的转变在单步中发生，而不越过中间状态。如此，基于状态图103的差分数据传输方案将没有状态转变解码问题。

总线108中的每一个导体都可被驱至高、驱至低或不被驱动，且在任何单个循环中只有一个导体不被驱动。在一个实施例中，导体A相对于导体B、导体B相对于导体C、以及导体C相对于导体A之间三个差分信号RX_AB 114、RX_BC 116和RX_CA 118(例如，由接收机设备101内的解码器120接收)作为正差分电压分别被定义为逻辑1并且作为负差分电压分别被定义为逻辑0。三个差分信号114、116和118的示例波形在图104中解说。

六个可能状态(不包括引起导体A相对于导体B、导体B相对于导体C、以及导体C相对于导体A之间的零差分电压的状态)由信号RX_AB 114、RX_BC 116和RX_CA 118的状态根据状态图103来定义为XM、YM、ZP、ZM、YP、XP和XM。

对应于六个可能状态XM、YM、ZP、ZM、YP、XP和XM的状态信号由接收机设备101中的解码器块120(DEC)从差分信号RX_AB 114、RX_BC 116和RX_CA 118生成，并且这些状态信号的示例性波形在图105中示出。

在一个实施例中，从状态XM、YM、ZP、ZM、YP、XP或XM向不同状态的状态转变始终在任何单个循环中以状态转变表示将从发射机设备100向接收机设备101传送的数据的方式进行。

图2解说了可被用于从根据3线差分信令方案传送的数据信号中恢复时钟信号的示例时钟恢复电路200(例如，解码器)。其他时钟恢复电路实现也可被使用，如本领域技术人员基于文本中的教导将会理解的。时钟恢复电路200从在前模拟电路(例如，从图1中的解码器120)接收输入信号XP 202、YP 204、ZP 206、XM 208、YM 210和ZM 212。在任何时间，信号XP 202、YP 204、ZP 206、XM 208、YM 210和ZM 212中只有一个信号可具有值1(如105所解说的)，这取决于哪一个数据状态刚刚发生。输入信号XP 202、YP 204、ZP 206、XM 208、YM 210和ZM 212分别耦合到D触发器11-16的时钟输入。D触发器11-16中的每一个都使其D数据输入被耦合到逻辑1，这导致只要其相应的时钟输入经历上升沿转变，其Q输出就具有值1。例如，只要输入信号202经历上升沿转变，或者等同地只要发生正向A至B状态，则D触发器11将具有Q输出1。如此，D触发器11-16捕捉这六个状态中的哪一个刚刚发生，如由其各自的Q输出所指示的。由于在任何时间只能发生一个状态，因此在任何时间，这些Q输出(来自D触发器11-16)中只有一个能继续具有值1。如将在下文中进一步描述的，只要发生新状态且对应于当前状态的诸Q输出和对应于此新状态的诸Q输出两者在用于复位这些触发器的延迟的历时上具有值1，就将存在短交叠。

当任一状态被D触发器11-16之一捕捉到时，其他触发器将被复位。在时钟恢复电路200中，这是使用为相应的D触发器11-16生成复位信号的OR(或)门1-6来达成的。OR门1-6各自接收D触发器11-16的Q输出(除了其各自的D触发器的Q输出之外)上的上升沿引起的脉冲以及复位信号214作为输入。例如，OR门1接收Q输出224、226、228、230和232(而非其相应的D触发器11的Q输出222)上的上升沿所引起的脉冲以及复位信号214。因此，只要发生除了正向A至B之外的任何状态，或者如果复位信号214被断言，则OR门1的输出就将会是1。另一方面，当正向A至B状态发生并且复位信号214未被断言时，OR门1将输出值0。

在一实施例中，为了确保D触发器11-16只在非相应状态发生时才被即刻复位，D触发器11-16的Q输出通过电路系统耦合到OR门1-6，该电路系统确保OR门1-6只被提供脉冲而非具有值1的连续信号。例如，D触发器11的Q输出222通过AND(与)门71耦合到OR门2-6。AND门71接收Q输出222以及Q输出222的延迟反相版本作为输入。注意，就在D触发器11捕捉正向A至B状态发生之前，AND门71的输出为零，因为Q输出222为零(D触发器11将已在先前被复位)。另一方面，Q的延迟反相版本具有值1。当正向A至B输入发生时，Q输出222变为1。Q的延迟反相版本在变为0之前维持值1长达该延迟(由如所解说的延迟元件产生)的历时。因此，在该延迟的历时上，AND门71将输出值1，从而创建将触发器12-16复位的脉冲。

D触发器21-26被用来生成双倍数据率时钟信号Rx_clk 216，只要有新输入呈现，该双倍数据率时钟信号Rx_clk 216就转变。D触发器21-26分别接收输入信号202、204、206、208、210和212作为时钟输入。D触发器21-26还接收复位信号214。如图2中所示，D触发器21-26中的每一个将其输出反馈到其D数据输入。如此，对于D触发器21-26中的每一个，只要其各自输入时钟信号经历上升沿转变，其输出就将从1翻转到0或从0翻转到1。D触发器21-26的输出通过XOR(异或)门35和36一起输入，如图2所解说的。XOR门35和36的输出进而通过XOR门37一起输入。只要D触发器21-26的输出中有奇数个具有值1，XOR门37就将输出值1。由于在任一时间，D触发器21-26的输出中只有一个将翻转，而其他各个则将维持相同的值，因此对于输入202、204、206、208、210和212中的每一改变，XOR 37的输出将翻转。这便生成双倍数据率时钟信号Rx_Clk 216。在一实施例中，延迟元件62被用来确保Rx_Clk信号与时钟恢复电路200输出的其他信号同步。

图3是图2的时钟恢复电路200的时序图。具体而言，该时序图解说通道间偏斜300(例如，AB通道301和BC通道303之间的定时差)可能引起感测到非预期状态302。这可导致RXCLK恢复出的双倍数据率时钟308(RXCLK)中的额外翻转304，这在数据通信中是致命的。还示出了不具有非预期状态的预期(正确)定时信号的时序图310。

图4解说了可用来消除图3的通道间偏斜的解码器电路420。在一个示例中，解码器电路420可以是图1中的解码器电路120。为了解决图3的通道间偏斜，在解码器电路420(解码器)中引入延迟402、404、406、408、410、412以使得非预期状态414被充分延迟416以使其不再引起恢复出的时钟RXCLK上的毛刺。相对于图3中的ZM线路312，图4中的ZM线路412不再具有毛刺。该解决方案的问题在于随着添加更多线需要附加延迟。例如，在N阶乘(N！)系统中，对于四线系统将需要二十四个(24)延迟，对于五线系统将需要一百二十个(120)延迟。另外，此类延迟必须足够长以容适于移除由通道间偏斜所引起的毛刺，但这是浪费的且可能使得解码器性能降级。

图5是解说其中在AB转变中发生无法通过延迟402(图4)来掩蔽掉的毛刺502的时序图的时序图。因此，此类毛刺被传播504，而不管正在解码器420中使用延迟402。

图6是其中在数据接收机电路移除通道间偏斜后使用单稳电路602的替代时钟恢复电路。该单稳电路602(包括延迟604、606、608、XOR门610、612和614以及OR门616)触发起SDRCLK线路618的下降沿以恢复DDRCLK620。该电路602的一个优点在于只使用与线路一样多的延迟(即，三条线路A、B、C，以及三个延迟604、606和608)，由此该电路比图4和5中的电路(对于相同的三条线路需要更多延迟)而言更好地伸缩。然而，该电路未解决图5中所解说的转变时段内的由于通道间偏斜而导致的毛刺问题。

图7解说了可能引起不正确或错误DDRCLK翻转706和708的毛刺702和704转变时段。

示例性可伸缩时钟提取电路和方法

根据一个示例，提供了包括接收机电路和时钟提取电路的时钟恢复电路。接收机电路可被适配成解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在该差分编码信号的状态转变中。时钟提取电路可以从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜，并掩蔽数据状态转变毛刺。在各种示例中，该多条数据线路可以是三条或更多条线路。时钟提取电路可包括用于获取时钟信号的第一状态转变信号的反馈延迟实例(SDRCLK)。

图14是设备中的操作以用于恢复时钟信号的方法。可解码多条数据线路上的差分编码信号，其中至少一个数据码元被差分编码在该差分编码信号的状态转变中1402。可以从自这些状态转变导出的状态转变信号获取时钟信号，而同时又补偿不同数据线路中的偏斜并掩蔽状态转变毛刺1404。另外，可以从经解码的差分编码信号中提取数据1406。时钟信号可以是被用于获取该时钟信号的第一状态转变信号的反馈延迟实例(SDRCLK)。

具有可伸缩时钟提取的第一示例性多线传输系统

图8解说了用于具有嵌入式时钟信息的4线系统800的时钟和数据传输方案。如在此可以领会的，对于来自每一不同接收机的每一原始信号输出SI，在码元S0,S1,S2,…之间存在建立时间，在该建立时间期间该线路的状态是不稳定的。现有的4线系统800使用电平锁存器810、比较器804和锁存器806以及模拟延迟808来在一延迟上生成信号S，其用于复位信号S本身。

该时钟提取电路包括比较器804、置位-复位锁存器806、模拟延迟设备808和(总线化)电平锁存器810。比较器804可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器806可以从比较器(804)接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。模拟延迟设备808可以接收比较信号的经滤波版本(NEFLT)并输出第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来生成时钟信号(DDRCLK)。

电平锁存器810可接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)，其中该电平锁存器810基于第一状态转变信号的延迟实例(SDRCLK)来被触发。

在一个示例中，比较器804可将SI信号与信号S(从电平锁存器810输出)进行比较并生成用作向锁存器806中的输入的不相等NE信号。比较器804在信号SI与S不相等(即，它们是不同的码元)时输出高并且在信号SI和S相等(即，它们是相同的码元)时输出低。

如可以从时序图812中领会的，信号S只是信号SI的延迟和经滤波版本，其中毛刺已由于延迟808而被移除。重要的是，比较器804、以及信号S的延迟导致在NEFLT信号中掩蔽了信号NE中的建立毛刺。结果，该电路中的反馈和延迟(SDRCLK 816和DDRCLK 814)能抵抗线路偏斜和码元转变中的毛刺。

以下定义在时序图812信号中使用：

t_sym：一个码元循环周期，

t_SU:以SDRCLK 816的上升(前)沿为参照的电平锁存器810的SI建立时间，

t_HD:以SDRCLK 816的下降(后)沿为参照的电平锁存器810的SI保持时间，

t_dNE:比较器804的传播延迟，

t_dRST:从SDRCLK 816的上升(前)沿起的置位-复位锁存器806的复位时间。

最初，信号SI和S保持前一码元值S0 822。信号NE、NEFLT和SDRCLK为零。DDRCLK 814是稳定的，但可以为高或低。

当正在接收新码元值S1 824时，这导致信号SI开始改变其值。SI值由于接收到信号转变(从S0到S1)的中间或不确定状态826的可能性而可能不同于S1 824(有效数据)，中间或不确定状态826可能例如由线间偏斜、过冲/下冲、串话等所导致。

只要比较器804一检测到SI与S之间的不同值，NE信号就变为高，并且这异步地在tdNE后将置位-复位锁存器806输出NEFLT信号设为高，该置位-复位锁存器806输出NEFLT信号保持其高状态直到它被SDRCLK 816的高状态复位，SDRCLK 816的高状态将在NEFLT信号的上升后约延迟时段(由模拟延迟808导致)时到达。

SI处的中间状态(无效数据)可包含短时段的码元值S0 822，这导致比较器804输出NE信号在短时段上返回到低(NE信号中的尖峰828)。NE信号的此低状态将不影响置位-复位锁存器806输出即NEFLT信号，因为置位-复位锁存器806在输出NEFLT信号之前有效地滤除NE信号上的尖峰。

NEFLT信号的高状态在由模拟延迟808所导致的延迟时段830后传播至SDRCLK信号816。

SDRCLK信号816的高状态在tdRST后将置位-复位锁存器806输出即NEFLT信号复位为低。SDRCLK信号816的高状态还启用电平锁存器810以使得SI信号值被输出到S信号。

比较器804检测到S信号(码元S1 832)匹配于SI信号的码元S1 824，并将其输出即NE信号调为低。

NEFLT信号的低状态在由模拟延迟808所导致的延迟时段834后传播至SDRCLK信号816。

SDRCLK信号816的下降(后)沿836导致DDRCLK信号在其时钟树网络的传播延迟后翻转838。

当正在接收新码元值S2时，这导致SI信号在从SDRCLK信号的最末下降(后)沿起的tHD后开始将其值变为下一码元S2 840。

码元循环周期t_SYM的定时约束可以如下：

t_dNE+延迟×2+t_dRST+t_HD<t_SYM。

更具体而言，码元循环时间t_SYM必须大于以下各项的总和：两个延迟时段、tHD、tdNE和tdRST。如果这四个时段的总和超过t_SYM时段，则SDRCLK的后沿与下一码元循环交叠，从而禁止NEFLT信号在该交叠时段上被置位。注意，交叠量随每循环累积，并且最终导致整个码元的丢失(跳过)。

建立时间tSU的定时约束可以如下：

t_dNE+延迟>t_SU。

更具体而言，建立时间t_SU必须大于一个延迟时段与tdNE的总和。无法满足该条件导致电平锁存器810将SI输入信号的无效中间状态传播至S信号。

图15解说了用于提取时钟信号的第一方法。在一个示例中，该方法可由图8所解说的电路来实现。将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较以提供比较信号(NE)1502。对该比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)1504。将比较信号的经滤波版本(NEFLT)延迟以提供第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来获取时钟信号(DDRCLK)1506。第一状态转变信号的延迟实例(SDRCLK)用于触发启用第一状态转变信号的电平锁存实例(S)的电平锁存器1508。第一状态转变信号的延迟实例(SDRCLK)还用于复位提供比较信号的经滤波版本(NEFLT)的置位-复位锁存器1510。

具有可伸缩时钟提取的第二示例性多线传输系统

图9解说了用于具有嵌入式时钟信息的4线系统的时钟和数据传输方案。该CDR电路类似于图8中的CDR电路，但已经连同单稳逻辑902/903一起引入附加模拟延迟902。

该时钟提取电路包括比较器904、置位-复位锁存器906、第一模拟延迟设备902、单稳逻辑902/903、第二模拟延迟设备908和电平锁存器910。比较器904可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器906可以从比较器(904)接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备902可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑902/903可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备908可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来生成时钟信号(DDRCLK)。置位-复位锁存器906可基于第一状态转变信号的延迟实例(SDRCLK)来复位。电平锁存器910可接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)，其中该电平锁存器910基于第一状态转变信号的延迟实例(SDRCLK)来被触发。

如可以从时序图912中领会的，所引入的小延迟P 902为码元之间的建立时间提供了更多余裕。

以下定义在时序图912信号中使用：

t_sym：一个码元循环周期，

t_SU:以SDRCLK 916的上升(前)沿为参照的电平锁存器910的SI建立时间，

t_HD:以SDRCLK 916的下降(后)沿为参照的电平锁存器910的SI保持时间，

t_dNE:比较器904的传播延迟，

t_dRST:从SDRCLK 916的上升(前)沿起的置位-复位锁存器906的复位时间。

t_d1S:单稳逻辑903的传播延迟。

最初，信号SI和S保持前一码元值Sym0 922。信号NE、NEFLT和SDRCLK为零。DDRCLK 914是稳定的，但可以为高或低。

当正在接收新码元值Sym1 924时，这导致信号SI开始改变其值。SI值由于接收到信号转变(从Sym0到Sym1)的中间或不确定状态926的可能性而可能不同于Sym1 924(有效数据)，中间或不确定状态926可能例如由线间偏斜、过冲/下冲、串话等所导致。

只要比较器904检测到SI和S之间的不同值，NE信号就变为高，并且这异步地在tdNE后将置位-复位锁存器906输出即NEFLT信号设为高，该置位-复位锁存器906输出NEFLT信号保持其高状态直到它被SDRCLK 916的高状态复位，SDRCLK 916的高状态将在NEFLT信号的上升后约延迟时段S(由模拟延迟908所导致)时到达。

SI处的中间状态(无效数据)可包含短时段的码元值Sym0 922，这导致比较器904输出NE信号在短时段上返回到低(NE信号中的尖峰928)。NE信号的低状态将不影响置位-复位锁存器906输出即NEFLT信号，因为置位-复位锁存器906在输出NEFLT信号之前有效地滤除NE信号上的尖峰。

单稳电路(具有模拟延迟P 902的逻辑门903)在从NEFLT信号的上升沿起的td1S后在其输出即NE1SHOT信号上生成高状态，并且将该NE1SHOT信号保持在高状态长达延迟P时段902，之后将其调至低状态。

NE1SHOT信号的高状态在由模拟延迟S 908所导致的延迟S时段930后传播至SDRCLK信号916。

SDRCLK信号916的高状态在tdRST后将置位-复位锁存器906输出即NEFLT信号复位为低。SDRCLK信号916的高状态还启用电平锁存器910以使得SI信号值被输出到S信号。

比较器904检测S信号(码元Sym1 932)何时匹配于SI信号的码元Sym1 924，并将其输出即NE信号调为低。

NE1SHOT信号的低状态在由模拟延迟S 908所导致的延迟时段S 930后传播至SDRCLK信号916。

SDRCLK信号916的下降(后)沿936导致DDRCLK信号在其时钟树网络的传播延迟后翻转938。

当正在接收新码元值Sym2时，这导致SI信号在从SDRCLK信号的最末下降(后)沿936起的tHD后开始将其值变为下一码元Sym2 940。

码元循环周期t_SYM的定时约束可以如下：

t_dNE+t_d1S+延迟S+延迟P+t_HD<t_SYM。

更具体而言，码元循环时间t_SYM必须大于以下各项的总和：延迟时段S、延迟时段P、t_HD、t_dNE、t_d1S和t_dRST。如果这六个时间段的总和超过t_SYM时段，则SDRCLK的后沿与下一码元循环交叠，从而禁止NEFLT信号在该交叠时段上被置位。注意，交叠时段量随每循环累积并最终导致一个码元循环中的额外SDRCLK脉冲。

建立时间t_SU的定时约束可以如下：

最大偏斜规范+t_SU<延迟S。

更具体而言，延迟时段S必须小于建立时间t_SU加上最大偏斜。

图10是图9中的CDR电路中的信号的时序图。只要该电路检测到接收到的数据信号SI从先前锁存的收到数据S改变了(而不管信号值)，由此检测到任何信号转变的开始，就置位信号NE并且随后置位信号NEFLT。在模拟延迟S 908时段上，不稳定的收到数据状态SI被掩蔽，从而使得NEFLT信号对SI信号中的来自任何中间状态转变(码元转变之间)的毛刺免疫。该系统可以从小时间段来采样正确数据，只要SDRCLK为高的时段(＝延迟P)足够长即可。

图11解说了用于图9的CDR电路的各种电路组件的示例性实现。

图16解说了用于提取时钟信号的第二方法。在一个示例中，该方法可由图9、10和11所解说的电路来实现。将第一状态转变信号的第一实例(SI)与第一状态转变信号的实例(S)进行比较以提供比较信号(NE)1602。对该比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)1604。延迟该比较信号的经滤波版本(NEFLT)以提供比较信号的经滤波版本的延迟实例(NEDEL)1606。将经滤波比较信号(NEFLT)与比较信号的经滤波版本的延迟实例(NEDEL)逻辑组合以获取比较信号的第二经滤波版本(NE1SHOT)1608。延迟该比较信号的第二经滤波版本(NE1SHOT)以提供第一状态转变信号的延迟实例(SDRCLK)，其中该第一状态转变信号的延迟实例(SDRCLK)被用来生成时钟信号(DDRCLK)1610。第一状态转变信号的延迟实例(SDRCLK)用于触发启用第一状态转变信号的电平锁存实例(S)的电平锁存器1612。第一状态转变信号的延迟实例(SDRCLK)还用于复位提供比较信号的经滤波版本(NEFLT)的置位-复位锁存器1614。

具有可伸缩时钟提取的第三示例性多线传输系统

图12解说了用于具有嵌入式时钟信息的4线系统的另一数据传输方案。该时钟恢复电路类似于图9的电路，但已经引入附加模拟延迟1209。

该时钟提取电路包括比较器1204、置位-复位锁存器1206、第一模拟延迟设备1202、单稳逻辑1202/1203、第二模拟延迟设备1208、第三模拟延迟设备1209和电平锁存器1210。比较器1204可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器1206可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备1202可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑1202/1203可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备1208可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的第一延迟实例(SDRCLK0)，其中该第一状态转变信号的第一延迟实例(SDRCLK0)被用来生成时钟信号(DDRCLK)。第三模拟延迟设备S1 1209可接收第一状态转变信号的第一延迟实例(SDRCLK0)并输出第一状态转变信号的第二延迟实例(SDRCLK)。置位-复位锁存器1206可基于第一状态转变信号的第二延迟实例来被复位。

电平锁存器1210可接收第一状态转变信号(SI)并输出第一状态转变信号的电平锁存实例(S)，其中该电平锁存器1210基于第一状态转变信号的第二延迟实例(SDRCLK)来被触发。

时序图1212非常类似于时序图912(图9)，但延迟S 1208已经被两个等效延迟S0 1208和S1 1209替换。该办法导致在图12中DDRCLK比在图9中更早地翻转。

码元循环周期t_SYM的定时约束可以如下：

t_dNE+t_d1S+延迟S0+延迟S1+延迟P+t_HD<t_SYM。

更具体而言，码元循环时间t_SYM必须大于以下各项的总和：延迟时段S0、延迟时段S1、延迟时段P、t_dNE、t_d1S和t_HD。如果这六个时间段的总和超过t_SYM时段，则SDRCLK的后沿与下一码元循环交叠，从而禁止NEFLT信号在该该交叠时段上被置位。注意，交叠时段量随每循环累积并最终导致一个码元循环中的额外SDRCLK脉冲。

延迟P的定时约束可以如下：

最大偏斜规范+t_SU<延迟S。

更具体而言，延迟时段S必须大于t_SU加上最大偏斜的总和。无法满足该条件导致电平锁存器810将SI输入信号的无效中间状态传播至S信号。

图17解说了用于提取时钟信号的第三方法。在一个示例中，该方法可由图12所解说的电路来实现。将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较以提供比较信号(NE)1702。对该比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)1704。延迟该比较信号的经滤波版本(NEFLT)以提供比较信号的经滤波版本的延迟实例(NEDEL)1706。将经滤波比较信号(NEFLT)与比较信号的经滤波版本的延迟实例(NEDEL)逻辑组合以提供比较信号的第二经滤波版本(NE1SHOT)1708。延迟该比较信号的第二经滤波版本(NE1SHOT)以提供第一状态转变信号的第一延迟实例(SDRCLK0)，其中该第一状态转变信号的第一延迟实例(SDRCLK0)被用来生成时钟信号(DDRCLK)1710。还可进一步延迟(图12中的延迟S1 1209)第一状态转变信号的第一延迟实例(SDRCLK0)以获取第一状态转变信号的第二延迟实例(SDRCLK)1712。第一状态转变信号的第二延迟实例(SDRCLK)用于触发启用第一状态转变信号的电平锁存实例(S)的电平锁存器1714。第一状态转变信号的第二延迟实例(SDRCLK)还用于复位提供比较信号的经滤波版本(NEFLT)的置位-复位锁存器1716。

具有可伸缩时钟提取的第四示例性多线传输系统

图13解说了用于具有嵌入式时钟信息的4线系统的又一数据传输方案。该时钟恢复电路类似于图12的电路，但触发器1310代替电平锁存器1210(图12)。该时钟提取电路包括比较器1304、置位-复位锁存器1306、第一模拟延迟设备1302、单稳逻辑1302/1303、第二模拟延迟设备1308、第三模拟延迟设备1309和触发器1310。比较器1304可将第一状态转变信号的第一实例(SI)与第一状态转变信号的锁存实例(S)进行比较并输出比较信号(NE)。置位-复位锁存器1306可以从比较器接收比较信号(NE)并输出比较信号的经滤波版本(NEFLT)。第一模拟延迟设备1302可接收比较信号的经滤波版本(NEFLT)并输出比较信号的经滤波版本的延迟实例(NEDEL)。单稳逻辑1302/1303可接收经滤波比较信号(NEFLT)以及比较信号的经滤波版本的延迟实例(NEDEL)并输出比较信号的第二经滤波版本(NE1SHOT)。第二模拟延迟设备S1 1308可以接收比较信号的第二经滤波版本(NE1SHOT)并输出第一状态转变信号的第一延迟实例(SDRCLK1)，其中该第一状态转变信号的第一延迟实例(SDRCLK1)被用来生成时钟信号(DDRCLK)。第三模拟延迟设备S2 1309可接收第一状态转变信号的第一延迟实例(SDRCLK1)并输出第一状态转变信号的第二延迟实例(SDRCLK2)1315。置位-复位锁存器1306可基于第一状态转变信号的第二延迟实例(SDRCLK2)来复位。

触发器1310可接收第一状态转变信号(SI)并输出第一状态转变信号的锁存实例(S)，其中触发器1310基于第一状态转变信号的第一延迟实例(SDRCLK1)来被触发1316。

时序图1312非常类似于时序图1212(图12)。

码元循环周期t_SYM的定时约束可以如下：

t_dNE+t_d1S+延迟S1+延迟P<t_SYM。

更具体而言，码元循环时间t_SYM必须大于以下各项的总和：延迟时段S1、延迟时段P、t_dNE和t_d1S。如果这四个时间段的总和超过t_SYM时段，则SDRCLK1的后沿与下一码元循环交叠，从而禁止NEFLT信号在该交叠时段上被置位。注意，交叠时段量随每循环累积并最终导致一个码元循环中的额外SDRCLK脉冲。

延迟P的定时约束可以如下：

t_dS+t_dNE+t_hRREL<延迟S2<Delay P。

更具体而言，延迟时段P必须大于延迟时段S2，延迟时段S2必须大于t_dS+t_dNE+t_hRREL的总和。

t_HD的定时约束可以如下：

延迟2≤t_HD。

延迟P和延迟S1的定时约束可以如下：

最大偏斜规范+t_SU<延迟S1+延迟P。

图18解说了用于提取时钟信号的第四方法。在一个示例中，该方法可由图13所解说的电路来实现。可将第一状态转变信号的第一实例(SI)与第一状态转变信号的电平锁存实例(S)进行比较以提供比较信号(NE)1802。可以对该比较信号(NE)进行滤波以提供比较信号的经滤波版本(NEFLT)1804。可延迟该比较信号的经滤波版本(NEFLT)以提供比较信号的经滤波版本的延迟实例(NEDEL)1806。可以将经滤波比较信号(NEFLT)与比较信号的经滤波版本的延迟实例(NEDEL)逻辑组合以提供比较信号的第二经滤波版本(NE1SHOT)1808。可延迟该比较信号的第二经滤波版本(NE1SHOT)以提供第一状态转变信号的第一延迟实例(SDRCLK1)，其中该第一状态转变信号的第一延迟实例(SDRCLK1)被用来生成时钟信号1810。可延迟该第一状态转变信号的第一延迟实例(SDRCLK1)以提供第一状态转变信号的第二延迟实例(SDRCLK2)，其中第一状态转变信号的电平锁存实例(S)是从基于第一状态转变信号的第二延迟实例(SDRCLK2)来触发的电平锁存器(1210)获取的1812。第一状态转变信号的第一延迟实例(SDRCLK1)用于触发启用第一状态转变信号的电平锁存实例(S)的触发器1814。第一状态转变信号的第二延迟实例(SDRCLK2)用于复位提供比较信号的经滤波版本(NEFLT)的置位-复位锁存器1816。

附图中解说的组件、步骤、特征、和/或功能之中的一个或多个可以被重新编排和/或组合成单个组件、步骤、特征、或功能，或实施在数个组件、步骤或功能中。还可添加附加的元件、组件、步骤、和/或功能而不会脱离本文中所公开的新颖特征。附图中所图解的装置、设备和/或组件可以被配置成执行在这些附图中所描述的方法、特征、或步骤中的一个或多个。本文中描述的创新算法还可以高效地实现在软件中和/或嵌入在硬件中。

还应注意，这些实施例可能是作为被描绘为流程图、流图、结构图、或框图的过程来描述的。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可对应于方法、函数、规程、子例程、子程序等。当过程对应于函数时，它的终止对应于该函数返回调用方函数或主函数。

此外，存储介质可以代表用于存储数据的一个或多个设备，包括只读存储器(ROM)、随机存取存储器(RAM)、磁盘存储介质、光学存储介质、闪存设备、和/或其他用于存储信息的机器可读介质。术语机器可读介质摂包括，但不被限定于，便携或固定的存储设备、光学存储设备、无线信道以及能够存储、包含或承载指令和/或数据的各种其它介质。

此外，诸实施例可以由硬件、软件、固件、中间件、微代码、或其任何组合来实现。当在软件、固件、中间件或微码中实现时，执行必要任务的程序代码或代码段可被存储在诸如存储介质之类的机器可读介质或其它存储中。处理器可以执行这些必要的任务。代码段可表示规程、函数、子程序、程序、例程、子例程、模块、软件包、类，或是指令、数据结构、或程序语句的任何组合。通过传递和/或接收信息、数据、自变量、参数、或存储器内容，一代码段可被耦合到另一代码段或硬件电路。信息、自变量、参数、数据等可以经由包括存储器共享、消息传递、令牌传递、网络传输等的任何合适的手段被传递、转发、或传输。

结合本文中公开的示例描述的各个解说性逻辑块、模块、电路、元件和/或组件可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑组件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，该处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以实现为计算组件的组合，例如DSP与微处理器的组合、数个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置。

结合本文中公开的示例描述的方法或算法可直接在硬件中、在能由处理器执行的软件模块中、或在这两者的组合中以处理单元、编程指令、或其他指示的形式实施，并且可包含在单个设备中或跨多个设备分布。软件模块可驻留在RAM存储器、闪存、ROM存储器、EPROM存储器、EEPROM存储器、寄存器、硬盘、可移动盘、CD-ROM、或本领域中所知的任何其他形式的存储介质中。存储介质可耦合到处理器以使得该处理器能从/向该存储介质读写信息。替换地，存储介质可以被整合到处理器。

本领域技术人员将可进一步领会，结合本文中公开的实施例描述的各种解说性逻辑块、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、和步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。

本文所述的本发明的各种特征可实现于不同系统中而不脱离本发明。应注意，以上实施例仅是示例，且不应被解释成限定本发明。这些实施例的描述旨在是说明性的，而并非旨在限定权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。