专利名称：阵列基板行驱动单元、阵列基板行驱动电路以及显示装置的制作方法
技术领域：
本发明涉及有机发光显示领域，尤其涉及一种阵列基板行驱动单元、阵列基板行驱动电路以及显示装置。
背景技术：
有机发光显示二极管(OLED)作为一种由于具有高亮度，宽视角，较快的响应速度等优点，已越来越多地被应用于高性能显示中。传统的无源矩阵有机发光显示(Passive Matrix 0LED)随着显示尺寸的增大，需要更短的单个像素的驱动时间，因而需要增大瞬态电流，增加功耗。同时大电流的应用会造成ITO线上压降过大，并使OLED工作电压过高，进而降低其效率。而有源矩阵有机发光显示二极管(Active Matrix 0LED)通过开关管逐行扫描输入OLED电流，可以很好地解决这些问题。阵列基板行驱动电路(Gate on Array)是将栅极开关电路集成在阵列基板上，从而实现驱动电路的高度集成，从节省材料和减少工艺步骤两方面减低成本。
发明内容
本发明的主要目的在于提供一种阵列基板行驱动单元、阵列基板行驱动电路以及显示装置，以减小阵列基板行驱动电路的线路布局面积。为了达到上述目的，本发明提供了一种阵列基板行驱动单元，包括输入采样单元、输出单元、复位单元和存储电容，其中，所述存储电容的第一端与本级栅极驱动信号输出端连接；所述输入采样单元，与所述存储电容的第二端连接，用于在上一级阵列基板行驱动单元的栅极驱动信号的控制下对所述存储电容进行预充电并使得本级栅极驱动信号采样输入信号；所述输出单元，与所述存储电容的第二端连接，用于在所述输入采样单元完成对所述存储电容预充电后，控制输出所述本级栅极驱动信号；所述复位单元，用于在所述输出单元控制输出所述本级栅极驱动信号后，在下一级阵列基板行驱动单元的栅极驱动信号的控制下，对所述本级栅极驱动信号进行复位。实施时，所述输入采样单元包括第一薄膜晶体管，所述输出单元包括第二薄膜晶体管，所述复位单元包括第三薄膜晶体管和第四薄膜晶体管，其中，所述第一薄膜晶体管，栅极与上一级阵列基板行驱动单元的栅极信号输出端连接，源极与所述第二薄膜晶体管的栅极连接，漏极与驱动电源连接；所述第二薄膜晶体管，源极与所述第四薄膜晶体管的漏极连接，漏极与第一时钟信号输入端连接；所述第三薄膜晶体管，栅极与下一级阵列基板行驱动单元的栅极信号输出端连接，漏极与所述第一薄膜晶体管的源极连接，源极与驱动电源连接；所述第四薄膜晶体管，栅极与第二时钟信号输入端连接，源极与所述驱动电源连接；所述存储电容，第一端与所述第二薄膜晶体管的源极连接，第二端与所述第二薄膜晶体管的栅极连接；
所述第一薄膜晶体管的栅极为输入端，所述第三薄膜晶体管的栅极为复位端，所述第二薄膜晶体管的源极为本级栅极信号输出端。实施时，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管为P型薄膜晶体管。实施时，所述第一薄膜晶体管的漏极与所述驱动电源的低电平输出端连接；所述第三薄膜晶体管的源极与所述驱动电源的高电平输出端连接；所述第四薄膜晶体管的源极与所述驱动电源的高电平输出端连接。实施时，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管为η型薄膜晶体管。实施时，所述第一薄膜晶体管的漏极与所述驱动电源的高电平输出端连接；所述第三薄膜晶体管的源极与所述驱动电源的低电平输出端连接；所述第四薄膜晶体管的源极与所述驱动电源的低电平输出端连接。本发明提供了一种阵列基板行驱动电路，包括多级上述的阵列基板行驱动单元；除了第一级阵列基板行驱动单元外，每ー级阵列基板行驱动单元的输入端均和上一级阵列基板行驱动单元的栅极信号输出端连接；除了最后ー级阵列基板行驱动单元外，每ー级阵列基板行驱动单元的复位端均和下一级阵列基板行驱动单元的栅极信号输出端连接。本发明提供了一种显示装置，包括上述的阵列基板行驱动电路。与现有技术相比，本发明所述的阵列基板行驱动单元、阵列基板行驱动电路以及显示装置，简单紧凑，减小了阵列基板行驱动电路的线路布局面积，可以实现高分辨率AMOLED 显示。
图I是本发明第一实施例所述的阵列基板行驱动单元的电路图；图2是本发明第二实施例所述的阵列基板行驱动单元的电路图；图3是本发明第二实施例所述的阵列基板行驱动单元在工作时各信号的时序图；图4是本发明第三实施例所述的阵列基板行驱动单元的电路图；图5是本发明第三实施例所述的阵列基板行驱动单元在工作时各信号的时序图；图6是本发明一实施例所述的阵列基板行驱动电路的电路图。
具体实施例方式与AMIXD (有源矩阵液晶显示器)相比，AMOLED (有源矩阵有机发光二极管)由于需要加大的电流驱动，故多采用迁移率更大的低温多晶硅电路实现。为了补偿多晶硅TFT存在的阈值电压漂移的问题，AMOLED的像素电路常需要相应的补偿结构，所以AMOLED的像素电路结构更为复杂，也相应的需要占用较大的layout(线路布局)面积。如图I所示，本发明第一实施例所述的阵列基板行驱动单元包括输入采样单元U、输出单元12、复位单元13和存储电容Cl，其中，所述存储电容Cl的第一端与本级栅极驱动信号输出端连接；所述输入采样单元11，与上一级阵列基板行驱动单元的栅极驱动信号输出端和所述存储电容Cl的第二端连接，用于在上一级阵列基板行驱动单元的栅极驱动信号的控制下对所述存储电容Cl进行预充电并使得所述本级栅极驱动信号采样输入信号；所述输出单元12，分别与所述存储电容Cl的第二端和所述本级栅极驱动信号输出端连接，用于在所述输入采样单元11完成对所述存储电容Cl预充电后，控制输出所述本级栅极驱动信号；所述复位单元13，分别与下一级阵列基板行驱动单元的栅极驱动信号输出端和所述本级栅极驱动信号输出端连接，用于在所述输出单元12控制输出所述本级栅极驱动信 号后，在下一级阵列基板行驱动单元的栅极驱动信号的控制下，对所述本级栅极驱动信号进行复位；上一级阵列基板行驱动单元的栅极信号输出端的输出信号为G[n_l]，本级栅极信号输出端的输出信号为G[n],下一级阵列基板行驱动单兀的栅极信号输出端的输出信号为G[n+1]。如图2所示，本发明第二实施例所述的阵列基板行驱动单元的电路图，本发明第二实施例所述的阵列基板行驱动单元基于本发明第一实施例所述的阵列基板行驱动单元。在该第二实施例中，所述输入采样单元11包括第一薄膜晶体管Tl，所述输出单元12包括第二薄膜晶体管T2，所述复位单元13包括第三薄膜晶体管T3和第四薄膜晶体管T4，其中，所述第一薄膜晶体管Tl，栅极与上一级阵列基板行驱动单元的栅极信号输出端连 接，源极与所述第二薄膜晶体管T2的栅极连接，漏极与驱动电源的低电平输出端连接；所述第二薄膜晶体管T2，源极与所述第四薄膜晶体管T4的漏极连接，漏极与第一时钟信号输入端连接；所述第三薄膜晶体管T3，栅极与下一级阵列基板行驱动单元的栅极信号输出端连接，漏极与所述第一薄膜晶体管Tl的源极连接，源极与驱动电源的高电平输出端连接；所述第四薄膜晶体管T4，栅极与第二时钟信号输入端连接，源极与所述驱动电源的高电平输出端连接；所述存储电容Cl，第一端与所述第二薄膜晶体管T2的源极连接，第二端与所述第二薄膜晶体管T2的栅极连接；所述第一薄膜晶体管Tl、所述第二薄膜晶体管T2、所述第三薄膜晶体管T3和所述第四薄膜晶体管T4为p型薄膜晶体管；所述第一薄膜晶体管Tl的栅极为本发明第二实施例所述的阵列基板行驱动单元的输入端，所述第三薄膜晶体管T3的栅极为本发明第一实施例所述的阵列基板行驱动单元的复位端，所述第二薄膜晶体管T2的源极为本发明第一实施例所述的阵列基板行驱动单元的栅极信号输出端；其中，所述驱动电源的低电平输出端的输出电压VGL，所述驱动电源的高电平输出端的输出电压为VGH，从所述第一时钟信号输入端输入第一时钟信号CLK1，从所述第二时钟信号输入端输入第二时钟信号CLK2,上一级阵列基板行驱动单兀的栅极信号输出端的输出信号为G[n-1]，本级阵列基板行驱动单元的栅极信号输出端的输出信号为G[n]，下一级阵列基板行驱动单元的栅极信号输出端的输出信号为G[n+1]，NI点为与所述第三薄膜晶体管T3的栅极连接的节点；本发明第二实施例所述的阵列基板行驱动单元由第一时钟信号CLKl和第二时钟信号CLK2控制，上一级阵列基板行驱动单元的栅极信号输出端的输出信号G[n-1]作为本级阵列基板行驱动单元的输入信号，下一级阵列基板行驱动单元的栅极信号输出端的输出信号G[n+1]作为本级阵列基板行驱动单元的复位信号。图3是本发明第二实施例所述的阵列基板行驱动单元在工作时，第一时钟信号CLKl、第二时钟信号 CLK2、G[n-l]、G[n]、G[n+l]的时序图。如图3所示，本发明第二实施例所述的阵列基板行驱动单元的工作过程分为输入、采样阶段tl，输出信号阶段t2和复位阶段t3 在输入采样阶段tl，G[n-l]为低电平，Tl导通，同时G[n+1]为高电平，T3关闭，所以此时NI点的电位相应地被拉低到VGL+|Vthp| ;由于此时CLK2为低电平，T4关闭，G [η]为高电平，G[η]的电位为VGH，故此时Cl被充电，所述本级栅极驱动信号对输入信号G[η_1]进行采样，Cl两端的电压差被为VGH-VGL-1 Vthp | ；在输出信号阶段t2，G[n-1]和G[n+1]均为高电平；N1点的电位由Cl保持而为VGL+1 Vthp I，NI点的电平为低电平，故T2导通，同时CLK2为高电平，T4关闭，此时G[η]为低电平；在复位阶段t3，G[n-1]为高电平，Tl关闭，G[n+1]为低电平，T2导通，相应地NI点的电平将拉高为高电平，则T2关闭，同时CLK2为低电平，T4导通，G[η]再次被拉高为高电平，实现输出复位；其中，Vthp是TI的阈值电压。Τ4的开关状态影响G[η]复位的速度，采用第二时钟信号CLK2对Τ4进行控制，确保了在输入采样阶段tl，输出信号阶段t2和复位阶段t3之外的作为栅极信号的G[n]的非选阶段，G[n]的电平保持相对平稳，波动较小。如图4所示，本发明第三实施例所述的阵列基板行驱动单元的电路图，本发明第三实施例所述的阵列基板行驱动单元基于本发明第一实施例所述的阵列基板行驱动单元。在该第三实施例中，所述输入采样单元11包括第一薄膜晶体管Tl，所述输出単元12包括第ニ薄膜晶体管T2，所述复位単元13包括第三薄膜晶体管T3和第四薄膜晶体管T4，其中，所述第一薄膜晶体管Tl，栅极与上一级阵列基板行驱动单元的栅极信号输出端连接，源极与所述第二薄膜晶体管T2的栅极连接，漏极与驱动电源的高电平输出端连接；所述第二薄膜晶体管T2，源极与所述第四薄膜晶体管T4的漏极连接，漏极与第一时钟信号输入端连接；所述第三薄膜晶体管T3，栅极与下一级阵列基板行驱动单元的栅极信号输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管Tl的源极连接；所述第四薄膜晶体管T4，栅极与第二时钟信号输入端连接，源极与所述驱动电源的低电平输出端连接；所述存储电容Cl，第一端与所述第二薄膜晶体管T2的源极连接，第二端与所述第ニ薄膜晶体管T2的栅极连接；所述第一薄膜晶体管Tl、所述第二薄膜晶体管T2、所述第三薄膜晶体管T3和所述第四薄膜晶体管T4为n型薄膜晶体管；所述第一薄膜晶体管Tl的栅极为本发明第三实施例所述的阵列基板行驱动单元的输入端，所述第三薄膜晶体管T3的栅极为本发明第三实施例所述的阵列基板行驱动单元的复位端，所述第二薄膜晶体管T2的源极为本发明第三实施例所述的阵列基板行驱动单元的栅极信号输出端；其中，所述驱动电源的低电平输出端的输出电压VGL，所述驱动电源的高电平输出端的输出电压为VGH，从所述第一时钟信号输入端输入第一时钟信号CLK1，从所述第二时钟信号输入端输入第二时钟信号CLK2,上一级阵列基板行驱动单兀的栅极信号输出端的输出信号为G[n-1]，本发明第三实施例所述的阵列基板行驱动单元的栅极信号输出端的输出信号为G[n]，下一级阵列基板行驱动单元的栅极信号输出端的输出信号为G[n+1]，N1点为与所述第三薄膜晶体管T3的栅极连接的节点；本发明第三实施例所述的阵列基板行驱动单元由第一时钟信号CLKl和第二时钟信号CLK2控制，上一级阵列基板行驱动单元的栅极信号输出端的输出信号G[n-1]作为本发明第三实施例所述的阵列基板行驱动单元的输入信号，下一级阵列基板行驱动单元的栅极信号输出端的输出信号G[n+1]作为本发明第三实施例所述的阵列基板行驱动单元的复位信号。图5是本发明第三实施例所述的阵列基板行驱动单元在工作时，第一时钟信号CLKl、第二时钟信号 CLK2、G[n-l]、G[n]、G[n+l]的时序图。如图6所示，本发明一实施例所述的阵列基板行驱动电路，包括N+1级阵列基板行驱动单元，N为正整数；第一级阵列基板行驱动单元的输入端与输入信号INPUT连接；除了第一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的输入端IN均和上一级阵列基板行驱动单元的栅极驱动信号输出端连接；除了最后一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的复位端 RESET均和下一级阵列基板行驱动单元的栅极驱动信号输出端连接；在图6中，G_l、G_2、G_3、G_N、G_N+1分别标示的是第一级阵列基板行驱动单元的栅极驱动信号输出端、第二级阵列基板行驱动单元的栅极驱动信号输出端、第三级阵列基板行驱动单元的栅极驱动信号输出端、第N级阵列基板行驱动单元的栅极驱动信号输出端、第N+1级阵列基板行驱动单元的栅极驱动信号输出端；STAGE_1、STAGE_2、STAGE_3、STAGE_N、STAGE_N+1 分别标示的是第一级阵列基板行驱动单元、第二级阵列基板行驱动单元、第三级阵列基板行驱动单元、第N级阵列基板行驱动单元、第N+1级阵列基板行驱动单元。本发明提供了一种结构简单性能稳定的阵列基板行驱动电路，该阵列基板行驱动电路包括多个级联的阵列基板行驱动单元，每个阵列基板行驱动单元包含4个薄膜晶体管和一个自举电容。本发明所述的阵列基板行驱动电路简单紧凑，减小了阵列基板行驱动电路的线路布局面积，是实现闻分辨率AMOLED显不的最佳选择。本发明还提供了一种显示装置，包括上述的阵列基板行驱动电路。以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范 围内。
权利要求
1.一种阵列基板行驱动单元，其特征在于，包括输入采样单元、输出单元、复位单元和存储电容，其中， 所述存储电容的第一端与本级栅极驱动信号输出端连接； 所述输入采样单元，与所述存储电容的第二端连接，用于在上一级阵列基板行驱动单元的栅极驱动信号的控制下对所述存储电容进行预充电并使得本级栅极驱动信号采样输入信号； 所述输出单元，与所述存储电容的第二端连接，用于在所述输入采样单元完成对所述存储电容预充电后，控制输出所述本级栅极驱动信号； 所述复位单元，用于在所述输出单元控制输出所述本级栅极驱动信号后，在下一级阵列基板行驱动单元的栅极驱动信号的控制下，对所述本级栅极驱动信号进行复位。
2.如权利要求I所述的阵列基板行驱动单元，其特征在于， 所述输入采样单元包括第一薄膜晶体管，所述输出单元包括第二薄膜晶体管，所述复位单元包括第三薄膜晶体管和第四薄膜晶体管，其中， 所述第一薄膜晶体管，栅极与上一级阵列基板行驱动单元的栅极信号输出端连接，源极与所述第二薄膜晶体管的栅极连接，漏极与驱动电源连接； 所述第二薄膜晶体管，源极与所述第四薄膜晶体管的漏极连接，漏极与第一时钟信号输入端连接； 所述第三薄膜晶体管，栅极与下一级阵列基板行驱动单元的栅极信号输出端连接，漏极与所述第一薄膜晶体管的源极连接，源极与驱动电源连接； 所述第四薄膜晶体管，栅极与第二时钟信号输入端连接，源极与所述驱动电源连接；所述存储电容，第一端与所述第二薄膜晶体管的源极连接，第二端与所述第二薄膜晶体管的栅极连接； 所述第一薄膜晶体管的栅极为输入端，所述第三薄膜晶体管的栅极为复位端，所述第二薄膜晶体管的源极为本级栅极信号输出端。
3.如权利要求2所述的阵列基板行驱动单元，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管为P型薄膜晶体管。
4.如权利要求3所述的阵列基板行驱动单元，其特征在于， 所述第一薄膜晶体管的漏极与所述驱动电源的低电平输出端连接； 所述第三薄膜晶体管的源极与所述驱动电源的高电平输出端连接； 所述第四薄膜晶体管的源极与所述驱动电源的高电平输出端连接。
5.如权利要求2所述的阵列基板行驱动单元，其特征在于， 所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管和所述第四薄膜晶体管为n型薄膜晶体管。
6.如权利要求5所述的阵列基板行驱动单元，其特征在于， 所述第一薄膜晶体管的漏极与所述驱动电源的高电平输出端连接； 所述第三薄膜晶体管的源极与所述驱动电源的低电平输出端连接； 所述第四薄膜晶体管的源极与所述驱动电源的低电平输出端连接。
7.—种阵列基板行驱动电路，其特征在于，包括多级如权利要求I至6中任一权利要求所述的阵列基板行驱动单元；除了第一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的输入端均和上一级阵列基板行驱动单元的栅极信号输出端连接； 除了最后一级阵列基板行驱动单元外，每一级阵列基板行驱动单元的复位端均和下一级阵列基板行驱动单元的栅极信号输出端连接。
8.—种显示装置，其特征在于，包括如权利要求7所述的阵列基板行驱动电路。
全文摘要
本发明提供了一种阵列基板行驱动单元、阵列基板行驱动电路以及显示装置。阵列基板行驱动单元包括输入采样单元、输出单元、复位单元和存储电容；存储电容的第一端与本级栅极驱动信号输出端连接；输入采样单元，与存储电容的第二端连接，在上一级阵列基板行驱动单元的栅极驱动信号的控制下对存储电容进行预充电并使得本级栅极驱动信号采样输入信号；输出单元，与存储电容的第二端连接，在输入采样单元完成对所述存储电容预充电后，控制输出所述本级栅极驱动信号；复位单元在下一级阵列基板行驱动单元的栅极驱动信号的控制下，对本级栅极驱动信号进行复位。本发明能减小阵列基板行驱动电路的线路布局面积。
文档编号G09G3/32GK102708796SQ20121005007
公开日2012年10月3日 申请日期2012年2月29日 优先权日2012年2月29日
发明者王颖, 金泰逵, 金馝奭 申请人:京东方科技集团股份有限公司