栅极驱动单元及其驱动方法、栅极驱动电路和显示装置的制造方法
【专利摘要】本发明提供一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。该栅极驱动单元包括充电电路、上拉电路、下拉电路和放电保持电路，充电电路、上拉电路、下拉电路和放电保持电路连接上拉节点，上拉电路、下拉电路和放电保持电路连接栅极驱动单元的输出端；充电电路用于接收充电输入信号，对上拉节点充电；上拉电路用于接收上拉驱动信号，使输出端输出栅极扫描信号；下拉电路用于接收下拉驱动信号和复位信号，对上拉节点放电，并对栅极扫描信号复位；放电保持电路用于对上拉节点和输出端放电。该栅极驱动单元能加快上拉节点和输出端的放电速度，使二者放电更完全，还能降低上拉节点和输出端的噪音，从而确保栅极驱动单元的稳定和正常驱动。
【专利说明】
栅极驱动单元及其驱动方法、栅极驱动电路和显示装置
技术领域
[0001]本发明涉及显示技术领域，具体地，涉及一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。
【背景技术】
[0002]目前，液晶显示装置(LCD)和有机电致发光二极管(OLED)显示装置仍为平板显示的主流产品。在液晶显示装置和有源驱动OLED显示装置中，通常采用薄膜晶体管(ThinFilm Transistor:简称TFT)对各个像素进行控制，从而实现图像显示。对像素的控制包括行控制和列控制，行控制通常为栅极驱动电路，实现像素的逐行扫描，目前栅极驱动电路(GOA)的发展已经比较完善;列控制通常为数据驱动电路，实现像素的显示数据的传送。
[0003]传统的栅极驱动电路由多个栅极驱动单元级联组成，每个栅极驱动单元的电路相同。如图1所示为传统的栅极驱动单元(G0A单元)电路结构，在GOA单元放电下拉阶段时，只有M2和MlO晶体管给PU节点放电，M4和Ml I晶体管给GOA单元的输出端OUTPUT放电，这种放电电路结构通常容易使PU节点和GOA单元的输出端放电速度较慢，放电不完全，从而导致GOA单元输出异常；同时，GOA单元在放电保持阶段时，由于PU节点和GOA单元的输出端OUTPUT处于悬空状态，M3晶体管产生的寄生电容会施加到PU节点和GOA单元的输出端OUTPUT，对PU节点和GOA单元的输出端OUTPUT进行充电，使PU节点和GOA单元的输出端OUTPUT非常容易引起噪音，不利于GOA单元的稳定驱动。
【发明内容】
[0004]本发明针对现有技术中存在的上述技术问题，提供一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置。该栅极驱动单元通过设置放电保持电路，不仅在下拉阶段能加快上拉节点和栅极驱动单元输出端的放电速度，并能使二者的放电更完全，而且在放电保持阶段还能降低上拉节点和栅极驱动单元输出端的噪音，从而确保了栅极驱动单元的稳定和正常驱动。
[0005]本发明提供一种栅极驱动单元，包括充电电路、上拉电路和下拉电路，还包括放电保持电路，所述充电电路、所述上拉电路、所述下拉电路和所述放电保持电路连接于上拉节点，所述上拉电路、所述下拉电路和所述放电保持电路连接于所述栅极驱动单元的输出端和低电位端；
[0006]所述充电电路用于接收充电输入信号，对所述上拉节点进行充电；
[0007]所述上拉电路用于接收上拉驱动信号，使所述输出端输出栅极扫描信号；
[0008]所述下拉电路用于接收下拉驱动信号和复位信号，对所述上拉节点进行放电，并对所述栅极扫描信号进行复位；
[0009]所述放电保持电路用于对所述上拉节点和所述输出端进行放电。
[0010]优选地，所述放电保持电路包括第十二晶体管和第十三晶体管;所述第十二晶体管的栅极和所述第十三晶体管的栅极均连接所述下拉电路，所述第十二晶体管的第一极连接所述上拉节点，所述第十三晶体管的第一极连接所述输出端，所述第十二晶体管的第二极和所述第十三晶体管的第二极均连接所述低电位端。
[0011]优选地，所述下拉电路包括第二晶体管、第四晶体管、第五晶体管、第九晶体管、第十晶体管和第i^一晶体管；
[0012]所述第五晶体管的第一极、所述第九晶体管的栅极和第一极均连接下拉驱动信号端，所述第九晶体管的第二极连接所述第五晶体管的栅极、所述第十二晶体管的栅极、所述第十三晶体管的栅极和所述上拉电路，所述第五晶体管的第二极连接所述第十晶体管的栅极、所述第十一晶体管的栅极和所述上拉电路；
[0013]所述第二晶体管的栅极和所述第四晶体管的栅极连接复位信号端，所述第二晶体管的第一极和所述第十晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极和所述第十晶体管的第二极连接所述低电位端；
[0014]所述第四晶体管的第一极和所述第十一晶体管的第一极连接所述输出端，所述第四晶体管的第二极和所述第十一晶体管的第二极连接所述低电位端。
[0015]优选地，所述上拉电路包括第三晶体管、电容、第六晶体管和第八晶体管；
[0016]所述第三晶体管的栅极、所述第六晶体管的栅极、所述第八晶体管的栅极和所述电容的第一极连接所述上拉节点，所述第三晶体管的第一极连接上拉驱动信号端，所述第三晶体管的第二极和所述电容的第二极连接所述输出端；
[0017]所述第六晶体管的第一极连接所述第五晶体管的第二极，所述第八晶体管的第一极连接所述第九晶体管的第二极，所述第六晶体管的第二极和所述第八晶体管的第二极连接所述低电位端。
[0018]优选地，所述充电电路包括第一晶体管，所述第一晶体管的栅极和第一极连接充电输入信号端，所述第一晶体管的第二极连接所述上拉节点。
[0019]优选地，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管和所述第十三晶体管均为N型晶体管。
[0020]本发明还提供一种栅极驱动电路，包括上述栅极驱动单元。
[0021]本发明还提供一种显示装置，包括上述栅极驱动电路。
[0022]本发明还提供一种上述栅极驱动单元的驱动方法，包括:
[0023 ]充电阶段，充电电路接收充电输入信号，对上拉节点进行充电；
[0024]上拉阶段，上拉电路接收上拉驱动信号，使所述栅极驱动单元的输出端输出栅极扫描信号；
[0025]下拉阶段，下拉电路接收下拉驱动信号和复位信号，对所述上拉节点进行放电，并对所述栅极扫描信号进行复位;放电保持电路对所述上拉节点和所述输出端进行放电；
[0026]放电保持阶段，放电保持电路对所述上拉节点和所述输出端保持放电。
[0027]优选地，所述放电保持电路包括第十二晶体管和第十三晶体管；
[0028]在所述下拉阶段，下拉驱动信号端输入高电平信号，复位信号端输入高电平信号，所述第十二晶体管、所述第十三晶体管和所述下拉电路均开启，所述第十二晶体管对所述上拉节点进行放电，所述第十三晶体管对所述输出端进行放电；所述下拉电路对所述上拉节点进行放电，并对所述栅极扫描信号进行复位；
[0029]在所述放电保持阶段，所述下拉驱动信号端输入低电平信号，所述复位信号端输入低电平信号，使所述下拉电路关闭，所述第十二晶体管和所述第十三晶体管保持开启，所述第十二晶体管对所述上拉节点保持放电，所述第十三晶体管对所述输出端保持放电。
[0030]本发明的有益效果:本发明所提供的栅极驱动单元，通过设置放电保持电路，不仅在下拉阶段能加快上拉节点和栅极驱动单元输出端的放电速度，并能使二者的放电更完全，而且在放电保持阶段还能降低上拉节点和栅极驱动单元输出端的噪音，从而确保了栅极驱动单元的稳定和正常驱动。
[0031]本发明所提供的栅极驱动电路，通过采用上述栅极驱动单元，确保了该栅极驱动电路的稳定和正常驱动。
[0032]本发明所提供的显示装置，通过采用上述栅极驱动电路，确保该显示装置能够稳定和正常显示，提升了该显示装置的显示效果。
【附图说明】
[0033]图1为现有技术中栅极驱动单元的电路图；
[0034]图2为本发明实施例1中栅极驱动单元的电路结构示意图；
[0035]图3为图2中的栅极驱动单元的电路图；
[0036]图4为图2中的栅极驱动单元的驱动时序图。
[0037]其中的附图标记说明:
[0038]1.充电电路;2.上拉电路;3.下拉电路;4.放电保持电路。
【具体实施方式】
[0039]为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和【具体实施方式】对本发明所提供的一种栅极驱动单元及其驱动方法、栅极驱动电路和显示装置作进一步详细描述。
[0040]实施例1:
[0041]本实施例提供一种栅极驱动单元，如图2所示，包括充电电路1、上拉电路2和下拉电路3，还包括放电保持电路4，充电电路1、上拉电路2、下拉电路3和放电保持电路4连接于上拉节点PU，上拉电路2、下拉电路3和放电保持电路4连接于栅极驱动单元的输出端OUTPUT和低电位端VSS。充电电路I用于接收充电输入信号INPUT，对上拉节点PU进行充电。上拉电路2用于接收上拉驱动信号CLK，使输出端OUTPUT输出栅极扫描信号。下拉电路3用于接收下拉驱动信号CLKB和复位信号RESET，对上拉节点PU进行放电，并对栅极扫描信号进行复位。放电保持电路4用于对上拉节点HJ和输出端OUTPUT进行放电。
[0042]通过设置放电保持电路4，不仅在下拉阶段能加快上拉节点PU和栅极驱动单元输出端OUTPUT的放电速度，并能使二者的放电更完全，而且在放电保持阶段还能降低上拉节点PU和栅极驱动单元输出端OUTPUT的噪音，从而确保了栅极驱动单元的稳定和正常驱动。
[0043]本实施例中，如图3所示，放电保持电路4包括第十二晶体管M12和第十三晶体管M13;第十二晶体管M12的栅极和第十三晶体管M13的栅极均连接下拉电路3，第十二晶体管M12的第一极连接上拉节点PU，第十三晶体管M13的第一极连接输出端OUTPUT，第十二晶体管M12的第二极和第十三晶体管M13的第二极均连接低电位端VSS。在下拉阶段，放电保持电路4能够协助下拉电路3对上拉节点PU和输出端OUTPUT进行放电，从而使二者在下拉阶段的放电速度更快，放电更完全。
[0044]本实施例中，下拉电路3包括第二晶体管M2、第四晶体管M4、第五晶体管M5、第九晶体管M9、第十晶体管MlO和第^^一晶体管Ml I;第五晶体管M5的第一极、第九晶体管M9的栅极和第一极均连接下拉驱动信号端，第九晶体管M9的第二极连接第五晶体管M5的栅极、第十二晶体管Ml 2的栅极、第十三晶体管Ml 3的栅极和上拉电路2，第五晶体管M5的第二极连接第十晶体管MlO的栅极、第十一晶体管Mll的栅极和上拉电路2;第二晶体管M2的栅极和第四晶体管M4的栅极连接复位信号端，第二晶体管M2的第一极和第十晶体管MlO的第一极连接上拉节点PU，第二晶体管M2的第二极和第十晶体管Ml O的第二极连接低电位端VSS;第四晶体管M4的第一极和第^^一晶体管Ml I的第一极连接输出端OUTPUT，第四晶体管M4的第二极和第i^一晶体管Ml I的第二极连接低电位端VSS。
[0045]其中，在下拉阶段，下拉驱动信号端输入高电平信号，复位信号端输入高电平信号，第十二晶体管M12、第十三晶体管M13和下拉电路3均开启，第十二晶体管M12对上拉节点PU进行放电，第十三晶体管Ml3对输出端OUTPUT进行放电；下拉电路3对上拉节点PU进行放电，并对栅极扫描信号进行复位。放电保持电路4能够协助下拉电路3对上拉节点PU和输出端OUTPUT进行放电，从而使二者在下拉阶段的放电速度更快，放电更完全。
[0046]本实施例中，上拉电路2包括第三晶体管M3、电容Cl、第六晶体管M6和第八晶体管M8;第三晶体管M3的栅极、第六晶体管M6的栅极、第八晶体管M8的栅极和电容Cl的第一极连接上拉节点PU，第三晶体管M3的第一极连接上拉驱动信号端，第三晶体管M3的第二极和电容Cl的第二极连接输出端OUTPUT;第六晶体管M6的第一极连接第五晶体管M5的第二极，第八晶体管M8的第一极连接第九晶体管M9的第二极，第六晶体管M6的第二极和第八晶体管M8的第二极连接低电位端VSS。
[0047]其中，在放电保持阶段，下拉驱动信号端输入低电平信号，复位信号端输入低电平信号，使下拉电路3关闭，此时，由于上拉驱动信号CLK为高电平信号，第三晶体管M3栅极和第二极之间会存在寄生电容，该寄生电容会对上拉节点PU和输出端OUTPUT进行充电，导致上拉节点PU和输出端OUTPUT处存在噪音。本实施例中，第九晶体管M9的第二极(S卩PD_CN节点)处于悬空状态，且PD_CN节点为高电平，PD_CN节点的高电平维持第十二晶体管M12和第十三晶体管Ml 3保持开启，第十二晶体管Ml 2对上拉节点PU保持放电，第十三晶体管Ml3对输出端OUTPUT保持放电，从而降低了上拉节点PU和栅极驱动单元输出端OUTPUT由于寄生电容的充电而导致的噪音。
[0048]本实施例中，充电电路I包括第一晶体管Ml，第一晶体管Ml的栅极和第一极连接充电输入信号端，第一晶体管Ml的第二极连接上拉节点HJ。
[0049]本实施例中，第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第八晶体管M8、第九晶体管M9、第十晶体管Ml O、第^^一晶体管Ml 1、第十二晶体管M12和第十三晶体管M13均为N型晶体管。
[0050]基于上述栅极驱动单元的电路结构，本实施例还提供一种该栅极驱动单元的驱动方法，包括:如图4所示，
[0051 ]充电阶段Tl，充电电路I接收充电输入信号INPUT，对上拉节点HJ进行充电。
[0052]在该阶段，充电输入信号INPUT为高电平，第一晶体管Ml开启，充电输入信号INPUT对电容Cl充电，上拉节点PU电压升高;继而第三晶体管M3、第六晶体管M6和第八晶体管M8开启，低电位端VSS将PD_CN节点电压拉低；由于上拉驱动信号CLK处于低电平，所以栅极驱动单元的输出端OUTPUT无输出。
[0053]上拉阶段T2，上拉电路2接收上拉驱动信号CLK，使栅极驱动单元的输出端OUTPUT输出栅极扫描信号。
[0054]在该阶段，充电输入信号INPUT变为低电平，第一晶体管Ml关闭；上拉驱动信号CLK为高电平，由于第三晶体管M3电容的自举作用，将上拉节点PU电压继续拉高;此时，第三晶体管M3、第六晶体管M6和第八晶体管M8保持开启，栅极驱动单元的输出端OUTPUT输出栅极扫描信号。
[0055]下拉阶段T3，下拉电路3接收下拉驱动信号CLKB和复位信号RESET，对上拉节点PU进行放电，并对栅极扫描信号进行复位;放电保持电路4对上拉节点PU和输出端OUTPUT进行放电。
[0056]在该阶段，下拉驱动信号端输入高电平信号，复位信号端输入高电平信号，第十二晶体管Ml2、第十三晶体管Ml3和下拉电路3均开启，第十二晶体管Ml2对上拉节点HJ进行放电，第十三晶体管M13对输出端OUTPUT进行放电；下拉电路3对上拉节点PU进行放电，并对栅极扫描信号进行复位。
[0057]具体为:下拉驱动信号CLKB为高电平，节点电压拉高，继而使第五晶体管M5开启，同时第十二晶体管M12和第十三晶体管M13也开启，复位信号RESET为高电平，此时，上拉节点PU和输出端OUTPUT分别通过第二晶体管M2和第十晶体管MlO与第四晶体管M4和第i^一晶体管Ml I放电，而且还通过第十二晶体管M12和第十三晶体管M13进一步放电，从而使上拉节点PU和输出端OUTPUT的放电更快更完全。
[0058]放电保持阶段T4，放电保持电路4对上拉节点HJ和输出端OUTPUT保持放电。
[0059]在该阶段，下拉驱动信号端输入低电平信号，复位信号端输入低电平信号，使下拉电路3关闭，第十二晶体管M12和第十三晶体管M13保持开启，第十二晶体管M12对上拉节点PU保持放电，第十三晶体管M13对输出端OUTPUT保持放电。
[0060]具体为:下拉驱动信号CLKB为低电平，复位信号RESET为低电平，第二晶体管M2和第十晶体管MlO以及第四晶体管M4和第^^一晶体管Mll均关闭，此时，上拉驱动信号CLK为高电平，PD_CN节点处于悬空状态，PD_CN节点的高电平继续保持第十二晶体管M12和第十三晶体管M13开启，从而降低了上拉节点PU和栅极驱动单元输出端OUTPUT由于第三晶体管M3的寄生电容充电而导致的噪音。
[0061]实施例1的有益效果:实施例1中所提供的栅极驱动单元，通过设置放电保持电路，不仅在下拉阶段能加快上拉节点和栅极驱动单元输出端的放电速度，并能使二者的放电更完全，而且在放电保持阶段还能降低上拉节点和栅极驱动单元输出端的噪音，从而确保了栅极驱动单元的稳定和正常驱动。
[0062]实施例2:
[0063]本实施例提供一种栅极驱动电路，包括实施例1中的栅极驱动单元。
[0064]通过采用实施例1中的栅极驱动单元，确保了该栅极驱动电路的稳定和正常驱动。
[0065]实施例3:
[0066]本实施例提供一种显示装置，包括实施例2中的栅极驱动电路。
[0067]通过采用实施例2中的栅极驱动电路，确保该显示装置能够稳定和正常显示，提升了该显示装置的显示效果。
[0068]本发明所提供的显示装置可以为，液晶面板、OLED面板、液晶电视、OLED电视、显示器、手机、导航仪等任何具有显示功能的产品或部件。
[0069]可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。
【主权项】
1.一种栅极驱动单元，包括充电电路、上拉电路和下拉电路，其特征在于，还包括放电保持电路，所述充电电路、所述上拉电路、所述下拉电路和所述放电保持电路连接于上拉节点，所述上拉电路、所述下拉电路和所述放电保持电路连接于所述栅极驱动单元的输出端和低电位端； 所述充电电路用于接收充电输入信号，对所述上拉节点进行充电； 所述上拉电路用于接收上拉驱动信号，使所述输出端输出栅极扫描信号； 所述下拉电路用于接收下拉驱动信号和复位信号，对所述上拉节点进行放电，并对所述栅极扫描信号进行复位； 所述放电保持电路用于对所述上拉节点和所述输出端进行放电。2.根据权利要求1所述的栅极驱动单元，其特征在于，所述放电保持电路包括第十二晶体管和第十三晶体管;所述第十二晶体管的栅极和所述第十三晶体管的栅极均连接所述下拉电路，所述第十二晶体管的第一极连接所述上拉节点，所述第十三晶体管的第一极连接所述输出端，所述第十二晶体管的第二极和所述第十三晶体管的第二极均连接所述低电位端。3.根据权利要求2所述的栅极驱动单元，其特征在于，所述下拉电路包括第二晶体管、第四晶体管、第五晶体管、第九晶体管、第十晶体管和第十一晶体管； 所述第五晶体管的第一极、所述第九晶体管的栅极和第一极均连接下拉驱动信号端，所述第九晶体管的第二极连接所述第五晶体管的栅极、所述第十二晶体管的栅极、所述第十三晶体管的栅极和所述上拉电路，所述第五晶体管的第二极连接所述第十晶体管的栅极、所述第十一晶体管的栅极和所述上拉电路； 所述第二晶体管的栅极和所述第四晶体管的栅极连接复位信号端，所述第二晶体管的第一极和所述第十晶体管的第一极连接所述上拉节点，所述第二晶体管的第二极和所述第十晶体管的第二极连接所述低电位端； 所述第四晶体管的第一极和所述第十一晶体管的第一极连接所述输出端，所述第四晶体管的第二极和所述第十一晶体管的第二极连接所述低电位端。4.根据权利要求3所述的栅极驱动单元，其特征在于，所述上拉电路包括第三晶体管、电容、第六晶体管和第八晶体管； 所述第三晶体管的栅极、所述第六晶体管的栅极、所述第八晶体管的栅极和所述电容的第一极连接所述上拉节点，所述第三晶体管的第一极连接上拉驱动信号端，所述第三晶体管的第二极和所述电容的第二极连接所述输出端； 所述第六晶体管的第一极连接所述第五晶体管的第二极，所述第八晶体管的第一极连接所述第九晶体管的第二极，所述第六晶体管的第二极和所述第八晶体管的第二极连接所述低电位端。5.根据权利要求4所述的栅极驱动单元，其特征在于，所述充电电路包括第一晶体管，所述第一晶体管的栅极和第一极连接充电输入信号端，所述第一晶体管的第二极连接所述上拉节点。6.根据权利要求5所述的栅极驱动单元，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管、所述第八晶体管、所述第九晶体管、所述第十晶体管、所述第十一晶体管、所述第十二晶体管和所述第十三晶体管均为N型晶体管。7.—种栅极驱动电路，其特征在于，包括权利要求1-6任意一项所述的栅极驱动单元。8.—种显示装置，其特征在于，包括权利要求7所述的栅极驱动电路。9.一种如权利要求1-6任意一项所述的栅极驱动单元的驱动方法，其特征在于，包括: 充电阶段，充电电路接收充电输入信号，对上拉节点进行充电； 上拉阶段，上拉电路接收上拉驱动信号，使所述栅极驱动单元的输出端输出栅极扫描信号； 下拉阶段，下拉电路接收下拉驱动信号和复位信号，对所述上拉节点进行放电，并对所述栅极扫描信号进行复位;放电保持电路对所述上拉节点和所述输出端进行放电； 放电保持阶段，放电保持电路对所述上拉节点和所述输出端保持放电。10.根据权利要求9所述的驱动方法，其特征在于，所述放电保持电路包括第十二晶体管和第十三晶体管； 在所述下拉阶段，下拉驱动信号端输入高电平信号，复位信号端输入高电平信号，所述第十二晶体管、所述第十三晶体管和所述下拉电路均开启，所述第十二晶体管对所述上拉节点进行放电，所述第十三晶体管对所述输出端进行放电；所述下拉电路对所述上拉节点进行放电，并对所述栅极扫描信号进行复位； 在所述放电保持阶段，所述下拉驱动信号端输入低电平信号，所述复位信号端输入低电平信号，使所述下拉电路关闭，所述第十二晶体管和所述第十三晶体管保持开启，所述第十二晶体管对所述上拉节点保持放电，所述第十三晶体管对所述输出端保持放电。
【文档编号】G09G3/36GK105976786SQ201610581460
【公开日】2016年9月28日
【申请日】2016年7月21日
【发明人】高英强, 陈华斌
【申请人】京东方科技集团股份有限公司, 北京京东方显示技术有限公司