阵列基板驱动电路的制作方法
【技术领域】
[0001]本实用新型涉及显示器像素电路领域，特别是涉及阵列基板驱动电路。
【背景技术】
[0002]OLED显示器像素电路的每行像素都要在一段时间内进行重置存储电容电位，写入数据等操作，在这段时间内并不需要驱动OLED发光。所以此时需要给像素电路里的某TFT栅极提供高电平信号，当数据写入好之后再驱动OLED发光，这时又需要给像素电路里的某TFT栅极提供低电平信号。
[0003]目前，市场上出现的传统的阵列基板驱动电路往往存在如下弊端:
[0004]1、制作工艺存在缺陷，导致因为TFT特性稍有不同，引起输出的GOA(Gate DriverOn Array阵列基板行驱动)信号失真。
[0005]2、阵列基板驱动电路输出的GOA信号稳定性性能低，GOA驱动信号不稳定。
[0006]3、GOA电路单元设计复杂，噪音大。
[0007]因此，有必要设计一款可以提供稳定的驱动信号的GOA电路。
【实用新型内容】
[0008]基于此，有必要针对如何提高阵列基板行驱动信号保真度，如何输出稳定的阵列基板行驱动信号、如何简化阵列基板行驱动电路单元的问题，提供一种阵列基板驱动电路。
[0009]一种阵列基板驱动电路，包括若干个阵列基板行驱动单元，所述阵列基板行驱动单元包括若干晶体管、第一电容、第二电容、第三电容、输入端、第一时钟信号端、第二时钟信号端、第三时钟信号端、高电平输入端、低电平输入端和输出端，若干所述晶体管包括:第一晶体管至第十一晶体管；所述第一晶体管的源极连接所述输入端、栅极连接所述第一时钟信号端；所述第二晶体管的源极连接所述第三时钟信号端、栅极连接所述输入端；所述第三晶体管的源极连接所述低电平输入端、栅极连接所述第三时钟信号端、所述第三晶体管的漏极连接所述第二晶体管的漏极；所述第四晶体管的源极连接所述第一时钟信号端、栅极连接所述第一晶体管的漏极；所述第五晶体管的源极连接所述第二时钟信号端、栅极连接所述第四晶体管的栅极、漏极通过所述第一电容连接所述第五晶体管的栅极；所述第六晶体管的源极连接所述低电平输入端、栅极连接所述第四晶体管的源极、漏极连接所述第四晶体管的漏极并通过所述第二电容连接所述第六晶体管的源极；所述第七晶体管的源极连接所述高电平输入端、栅极连接所述第五晶体管的栅极；所述第八晶体管的栅极连接所述第六晶体管的漏极、漏极连接所述第七晶体管的漏极；所述第九晶体管的源极连接所述低电平输入端、栅极连接所述第三晶体管的漏极并通过第三电容连接所述第九晶体管的源极、漏极连接所述第八晶体管的源极；所述第十晶体管的源极连接所述高电平输入端、栅极连接所述第八晶体管的漏极、漏极连接所述输出端；所述第十一晶体管的源极连接所述低电平输入端、栅极连接所述第七晶体管的栅极、漏极连接所述第十晶体管的漏极。
[0010]在其中一个实施例中，还包括第十二晶体管和第十三晶体管；所述第十二晶体管的源极连接所述高电平输入端、栅极连接所述第九晶体管的栅极；所述第十三晶体管的源极连接所述第十二晶体管的漏极、栅极连接所述第八晶体管的栅极、漏极连接所述第五晶体管的栅极。
[0011]在其中一个实施例中，所述晶体管为场效应晶体管。
[0012]在其中一个实施例中，所述晶体管为MOS场效应晶体管。
[0013]在其中一个实施例中，所述晶体管为PMOS场效应晶体管。
[0014]在其中一个实施例中，包括M个阵列基板行驱动单元，第I个阵列基板行驱动单元的所述输入端用于连接帧开启信号端。
[0015]在其中一个实施例中，包括M个阵列基板行驱动单元，第M-2个阵列基板行驱动单元的输出端连接第M-1个阵列基板行驱动单元的输入端，第M-1个阵列基板行驱动单元的输出端连接第M个阵列基板行驱动单元的输入端。
[0016]在其中一个实施例中，第M-2个阵列基板行驱动单元的第一时钟信号端，第M-1个阵列基板行驱动单元的第三时钟信号端和第M个阵列基板行驱动单元的第二时钟信号端用于连接时钟信号CLKl ;第12个阵列基板行驱动单元的第二时钟信号端，第M-1个阵列基板行驱动单元的第一时钟信号端和第M个阵列基板行驱动单元的第三时钟信号端用于连接时钟信号CLK2 ;第12个阵列基板行驱动单元的第三时钟信号端，第M-1个阵列基板行驱动单元的第二时钟信号端和第M个阵列基板行驱动单元的第一时钟信号端用于连接时钟信号CLK3。
[0017]在其中一个实施例中，所述输入端用于连接启动垂直信号端。
[0018]在其中一个实施例中，所述高电平输入端用于连接高电平信号输出端，所述低电平输入端用于连接低电平信号输出端。
[0019]上述阵列基板驱动电路，通过设计阵列基板行驱动单元，提高了阵列基板行驱动信号的饱和度，提高了阵列基板行驱动信号的稳定性能，降低了阵列基板行驱动单元电路的噪音，使其分别给每一行的像素电路提供必需稳定的阵列基板行驱动信号。
【附图说明】
[0020]图1为本实用新型一实施例阵列基板驱动电路的电路结构图；
[0021]图2为本实用新型另一实施例阵列基板驱动电路的电路结构图；
[0022]图3为图1或者图2对应的各点时序示意波形图；
[0023]图4为图1或者图2对应的各点时序示意波形图；
[0024]图5为GOA单元之间以及GOA单元和像素电路连接的结构示意图。
【具体实施方式】
[0025]为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的【具体实施方式】做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本实用新型。但是本实用新型能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似改进，因此本实用新型不受下面公开的具体实施例的限制。
[0026]请参阅图1，其为本实用新型一实施例阵列基板驱动电路的电路结构图，阵列基板驱动电路包括若干个GOA单元，所述GOA单元包括若干晶体管、第一电容Cl、第二电容C2、第三电容C3、输入端IN、第一时钟信号端CK1、第二时钟信号端CK2、第三时钟信号端CK3、高电平输入端VGH、低电平输入端VGL和输出端OUT。例如，若干所述晶体管包括:第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管TlO和第十一晶体管T11。例如，所述第一晶体管的源极连接所述输入端、所述第一晶体管的栅极连接所述第一时钟信号端。例如，所述第二晶体管的源极连接所述第三时钟信号端、所述第二晶体管的栅极连接所述输入端。例如，所述第三晶体管的源极连接所述低电平输入端、所述第三晶体管的栅极连接所述第三时钟信号端、所述第三晶体管的漏极连接所述第二晶体管的漏极。例如，所述第四晶体管的源极连接所述第一时钟信号端、所述第四晶体管的栅极连接所述第一晶体管的漏极。例如，所述第五晶体管的源极连接所述第二时钟信号端、所述第五晶体管的栅极连接所述第四晶体管的栅极、所述第五晶体管的漏极通过所述第一电容连接所述第五晶体管的栅极。例如，所述第六晶体管的源极连接所述低电平输入端、所述第六晶体管的栅极连接所述第四晶体管的源极、所述第六晶体管的漏极连接所述第四晶体管的漏极，且所述第六晶体管的漏极通过所述第二电容连接所述第六晶体管的源极。例如，所述第七晶体管的源极连接所述高电平输入端、所述第七晶体管的栅极连接所述第五晶体管的栅极。例如，所述第八晶体管的栅极连接所述第六晶体管的漏极、所述第八晶体管的漏极连接所述第七晶体管的漏极。例如，所述第九晶体管的源极连接所述低电平输入端、所述第九晶体管的栅极连接所述第三晶体管的漏极，且所述第九晶体管的栅极通过第三电容连接所述第九晶体管的源极、所述第九晶体管的漏极连接所述第八晶体管的源极。例如，所述第十晶体管的源极连接所述高电平输入端、栅极连接所述第八晶体管的漏极、漏极连接有输出端。例如，所述第十一晶体管的源极连接所述低电平输入端、栅极连接所述第七晶体管的栅极、漏极连接所述第十晶体管的漏极。
[0027]请参阅图2，其为本实用新型另一实施例阵列基板驱动电路的电路结构图，例如，若干所述晶体管还包括:第十二晶体管T12和第十三晶体管T13。所述第十二晶体管的源极连接所述高电平输入端、所述第十二晶体管的栅极连接所述第九晶体管的栅极；所述第十三晶体管的源极连接所述第十二晶体管的漏极、所述第十三晶体管的栅极连接所述第八晶体管的栅极、所述第十三晶体管的漏极连接所述第五晶体管的栅极。
[0028]例如，阵列基板驱动电路包括M个GOA单元。例如，第M-2个GOA单元的输出端连接第M-1个GOA单元的输入端，第M-1个GOA单元的输出端连接第M个GOA单元的输入端。例如，第I个阵列基板行驱动单元(G0A单元)的输入端用于连接帧开启信号端。也就是说，只有阵列基板驱动电路的第一个GOA单元的输入端连接帧开启信号，第二个GOA单元的输入端连接第一个GOA单元的输出端，以此类推。
[0029]例如，第M-2个GOA单元的第一时钟信号端，第M_1个GOA单元的第三时钟信号端和第M个GOA单元的第二时钟信号端连接时钟信号CLKl ;第M-2个GOA单元的第二时钟信号端，第M-1个GOA单元的第一时钟信号端和第M个GOA单元的第三时钟信号端连接时钟信号CLK2 ;第M-2个GOA单元的第三时钟信号端，第M-1个G