一种阵列基板及液晶显示装置的制造方法
【技术领域】
[0001]本发明涉及显示领域，特别是涉及一种阵列基板以及包含该阵列基板的液晶显示
目.ο
【背景技术】
[0002]现有液晶显示器中，ASG (Amorphous Silicon Gate Driver，非晶娃栅极驱动)电路设置在显示屏幕的两侧，占据了边框很大一部分面积。随着市场需求的变化，窄边框成为显示器的发展趋势，为了减小边框或者实现无边框，可以将ASG电路设置在显示区域的下方(即台阶区域)，通过额外的栅极引线将ASG的扫描信号接入栅极线。图1现有技术中引入栅极引线后阵列基板的结构示意图，如图所示，栅极引线数据线01平行设置，每一条栅极引线Si与一条栅极线G ,连接。在栅极引线S i栅极线G ,的连接处，薄膜晶体管的源极与数据线Di连接，薄膜晶体管的栅极与栅极线G ,连接。当打开栅极线G ,时，栅极引线S ,与数据线间的耦合会对连接在数据线D 栅极线G ,的薄膜晶体管产生影响，从而造成液晶显示器在中低灰阶的时候出现显示异常，例如，出现飞机头图形。
【发明内容】
[0003]为了解决上述问题，本发明提供一种阵列基板以及包含该阵列基板的液晶显示装置。
[0004]本发明提供了一种阵列基板，包括显示区域以及非显示区域，所述显示区域包括多个像素单元，多条栅极线、数据线和栅极引线，其特征在于，
[0005]相邻两条所述数据线与相邻两条所述栅极线围成一个所述像素单元；所述像素单元包括薄膜晶体管和像素电极；所述薄膜晶体管的栅极与所述栅极线电连接，所述薄膜晶体管的源级与所述数据线电连接，所述薄膜晶体管的漏极与所述像素电极电连接；
[0006]所述栅极引线位于相邻两列像素单元之间；
[0007]—所述栅极线与一所述栅极引线相连接；
[0008]其中，第i列所述栅极引线与第j行所述栅极线连接，则第j行所述栅极线两侧与第i列数据线连接的所述薄膜晶体管的栅极与第j-ι行和/或第j+Ι行的所述栅极线连接，其中，i为大于1的整数，j为大于1的整数。
[0009]本发明还提供了一种包含该阵列基板的液晶显示面板，所述液晶显示面板包括上述阵列基板。
[0010]与现有技术相比，本发明至少具有如下突出的优点:在栅极引线与栅极线连接处的薄膜晶体管中，与离该栅极引线最近的数据线连接的薄膜晶体管需要连接在其他的栅极线上，这样的结构设计使得数据线与栅极引线之间的耦合电容对栅极引线与栅极线连接处的显示像素单元的影响减小。
【附图说明】
[0011]图1是现有技术中一种阵列基板的结构示意图；
[0012]图2是本发明实施例中一种阵列基板的结构示意图；
[0013]图3是本发明图2的一种像素结构示意图；
[0014]图4a是本发明图3在A-A’截面的剖视图；
[0015]图4b是本发明图3在B-B’截面的剖视图；
[0016]图4c是本发明图3在C-C’截面的剖视图；
[0017]图5是本发明实施例中另一种阵列基板的结构示意图；
[0018]图6是本发明图5的一种像素结构示意图；
[0019]图7a是本发明图6在A-A’截面的剖视图；
[0020]图7b是本发明图6在B-B’截面的剖视图；
[0021]图7c是本发明图6在C-C’截面的剖视图。
【具体实施方式】
[0022]为使本发明的上述目的、特征和优点能够更为明显易懂，下面将结合附图和实施例对本发明做进一步说明。需要说明的是，在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的【具体实施方式】的限制。
[0023]请参考图2至图4c，图2是本发明实施例提供的一种阵列基板的结构示意图，图3是本发明图2的一种像素结构示意图，图4a是本发明图3在A-A’截面的剖视图，图4b是本发明图3在B-B’截面的剖视图，图4c是本发明图3在C-C’截面的剖视图。具体地，请参考图2，阵列基板包括显示区域13和非显示区域15，显示区域13包括多个像素单元16，每一像素单元16包括一薄膜晶体管11 ;多条栅极线G、数据线D和栅极引线S，栅极线G与第一方向X平行，数据线D和栅极引线S均与第二方向Y平行，相邻两条数据线D与相邻两条栅极线G围成一个像素单元16，非显示区域15位于显示区域13的外围，非显示区15设置有源极驱动器14以及栅极驱动器12，源极驱动器14和栅极驱动器12均位于显示区域13的一侧，数据线D均连接至源极驱动器14，栅极引线S均连接至栅极驱动器12，并且栅极驱动器和源极驱动器可以位于同一颗驱动芯片中或者不同的驱动芯片中。本发明并不限于此，在其他的实施例中，栅极驱动器12和源极驱动器14位于显示区域13相对的两侧。进一步地，结合图3和图4a，像素单元16包括薄膜晶体管11和像素电极128 ;薄膜晶体管11包括栅极114，半导体层118，源极124以及漏极126 ;除薄膜晶体管11外，像素单元还包括栅极114，设置于第一基板112上，在栅极114和半导体118之间设置有栅极绝缘层116，在栅极绝缘层116和漏极126的表面设置有像素电极128，本实施例中像素电极128为面状电极，像素电极128与漏极126直接相连，薄膜晶体管11的栅极114与栅极线140电连接，薄膜晶体管11的源级124与数据线142电连接，薄膜晶体管11的漏极126与像素电极128电连接。需要说明的是，图3中公共电极120位于像素电极128的上方，公共电极120具有条状开口 ；区域127是像素电极128与公共电极120的重叠区域。
[0024]具体地，如图2所示，在本实施例中，栅极引线S位于相邻两列像素单元11之间，一栅极线G与一栅极引线S相连接，例如，第一行栅极线&与第一列栅极引线S i连接，第二行栅极线G2与第二列栅极引线S2连接，以此类推，第j行栅极线6 ,与第i列栅极引线31连接。其中，第i列栅极引线Si与第j行栅极线G ,连接，则第j行栅极线G ,两侧与第i列数据线Di连接的薄膜晶体管11的栅极114与第j+Ι行的栅极线G ]+1和/或第j-Ι行的栅极线G, i连接，i为大于1的整数，j为大于1的整数。具体地，第j行栅极线G ,和第j-Ι行栅极线G, i之间的薄膜晶体管11被第i列栅极引线S i分为两部分，一部分述薄膜晶体管11的栅极114与第j行栅极线G,连接，另一部分薄膜晶体管11的栅极114与第j-Ι行栅极线G, i连接，第j行栅极线G ,和第j+Ι行栅极线G , i之间的薄膜晶体管11被第i+Ι列栅极引线Si分为两部分，一部分述薄膜晶体管11的栅极114与第j行栅极线G ,连接，另一部分薄膜晶体管11的栅极114与第j+Ι行栅极线G]+1连接。其中，在第j-Ι行栅极线G , i与第j+Ι行栅极线G]+1之间且与第i列数据线D i相连的薄膜晶体管11有2个，该2个薄膜晶体管11的栅极114分别与栅极线G,和栅极线G ]+1连接。在本发明的其他实施例中，在一列栅极引线与一行栅极线连接的前提下，第一列栅极引线Si可以与最后一行栅极线或其他任意一行栅极线G,连接；或者第j行栅极线G ,与第i列栅极引线S 1在其交叉处连接，第j_l行栅极线G, i与第j+Ι行栅极线G ]+1之间与第i列数据线D i相连的薄膜晶体管11只有1个，所述该薄膜晶体管11的栅极114与第j-Ι行栅极线G, i或者第j+Ι行栅极线G ]+1连接。
[0025]当液晶显示面板工作时，栅极驱动器12控制栅极引线31至S 1+2逐步打开实现栅极线匕至G