专利名称：具有测试电路的集成电路的制作方法
技术领域：
本发明涉及具有待测试的应用电路和自测试电路的集成电路，该自测试电路被提供用于测试该应用电路、并且包括用于产生为测试目的施加到该应用电路的确定性测试图样的装置，其中通过标记特征寄存器来评估依赖于通过应用电路的测试图样而产生的输出信号。用于产生确定性测试图样的该装置包括位修改电路，该位修改电路通过组合逻辑这样的方式修改由移位寄存器所提供的测试图样的伪随机序列，由此获得了所需的、确定性测试图样序列。
当制造集成电路时，通常需要测试它们的功能。这样的测试可以通过外部测试装置来执行。由于这种电路的非常高的集成密度、这种电路所工作的非常高的时钟速率和所需的非常大量的测试向量，使得外部测试涉及许多的问题和较高的成本。集成电路的高内部时钟速率与通向外部的相对非常慢的输入/输出接合焊盘级成不利的比例。因此期望的是能够执行一种集成电路的自测试。该集成电路提供了自测试电路，该自测试电路用于测试同样并入该集成电路的应用电路。该应用电路表示提供用于集成电路实际使用目的的电路。
测试这种电路进一步涉及电路内部部件的问题，在测试期间其产生所谓的“X”，即不能被明确评估的信号。特别地，这种信号是由具有模拟或者存储行为的那些部件所产生的。
例如，配置在应用电路内部的RAM可以产生任意的输出信号。在测试期间，由这种RAM所产生的、并通过电路传播的信号不再能够在电路的输出上明确地评估。
为了避免这个问题，已知的是在EP1178322 A2中给出了一种用于在电路内部产生确定性测试图样的装置，该装置包括位修改电路，该位修改电路通过组合逻辑来修改由移位寄存器提供的测试图样的伪随机序列，使得近似地获得所需要的测试图样序列。然而实际上这是不能完全实现的，这是由于有利地构建于硬件中的位修改电路应尽可能的简单，并且因此不但执行了所需要的位修改，而且还执行了不需要的位修改。这意味着对已经是所需要的测试图样的测试图样也进行了修改，但是实际上不应当修改它们。
本发明的目的在于进一步改进了解自DE(000110)的测试电路，以便能够达到这样的程度，即位修改电路不修改已经是所需的确定性测试向量的测试图样。
根据本发明，这个目标是通过权利要求1的特征来解决。
具有待测试的应用电路和自测试电路的集成电路，该自测试电路被提供用于测试该应用电路、并且包括用于产生为测试目的施加到应用电路的所需测试图样的装置，其中通过标记特征寄存器来评估依赖于通过应用电路的测试图样而产生的输出信号，用于产生所需测试图样的装置包括位修改电路，该位修改电路通过修改移位寄存器提供的测试图样的伪随机序列这一方式，独立地控制组合逻辑的第一控制输入，由此近似地获得了需要的测试图样，并且该位修改电路控制组合逻辑的第二控制输入，借此可以阻挡第一控制输入，使得由移位寄存器提供的和已经是所需测试图样的那些测试图样不再通过控制组合逻辑的第一控制输入由位修改电路来修改。
如在开始段落中已经说明的，通过对组合逻辑的第一输入的相应控制，位修改电路可能修改那些已经是所需测试图样的由移位寄存器提供的那些伪随机测试图样。根据本发明，因此提供了进一步控制组合逻辑的可能性，即第二控制输入，借此，通过阻挡由控制第一输入所执行的修改这一方式，可以控制组合逻辑。当考虑已经是所需测试图样的测试图样时，以控制这些第二输入这一方式来实现该位修改电路，因此随后，这些已经是所需测试图样的测试图样无需被修改。
原因在于通常内嵌在硬件中的位修改电路不能精确地向第一控制输入提供所需要的修改控制字，这是由于在集成电路上所占用的空间使得其部件数量必须最少。这样就有可能具有小的位修改电路并且仅仅向待测试的电路提供所需的测试图样。该所需的测试图样可以是确定性或者是随机测试图样。
根据本发明的具有自测试电路的集成电路的进一步的重要优点在于，不必为了测试过程来修改应用电路，即，可以采用一种对于使用该应用电路是最佳的方式来构建该应用电路。自测试电路不会以任何方式影响应用电路的正常工作和使用。
此外，根据本发明的自测试电路允许在芯片上执行对应用电路的测试，以便于相对慢的接合焊盘连接不会扰乱测试，并且该应用电路可以工作在最大的时钟速率。
根据在权利要求3中所限定的本发明的实施例，可以有利地使用测试图样计数器来提供向屏蔽逻辑发信令的信号，该信号通知屏蔽逻辑在多个测试程序期间哪个测试图样经过应用电路，使得该屏蔽逻辑可以在测试期间阻挡在应用电路的输出信号中受到存储或者模拟部件在这些测试程序中所影响的位。
如在权利要求4中定义的，根据本发明的进一步实施例所提供的移位周期计数器向屏蔽逻辑发信令关于在应用电路中所提供的移位寄存器状态的信号。从而了解移位寄存器的哪些位将被屏蔽逻辑阻挡，以及哪些位不被阻挡。
通过参考在下面详细说明的实施例，本发明的这些和其他的方面是显而易见的，并且本发明的这些和其他的方面将参孝在下面详细说明的实施例来加以说明。
在附图
中唯一的图是包括应用电路1的集成电路的框图。该应用电路是设想用于集成电路中的电路。
所期望的是，在集成电路制造之后来测试应用电路1是否无故障地工作。为了这个目的，在集成电路上提供了自测试电路，该自测试电路包括如图所示的电路元件5到16。
根据本发明的集成电路中，采用下述方式来实现该自测试电路，这种方式即，它被完全地构建在应用电路1的外部，以便在正常工作期间不会影响其行为。
在图中所示的实施例中，假设应用电路1包括三个是移位寄存器的电路链2、3和4。可替换地，可以提供更大数量或者更小数量的移位寄存器。
自测试电路并入了提供测试图样的伪随机序列的线性反馈移位寄存器5。因为移位寄存器5被反馈回并且仅具有有限的长度，因此该测试图样序列不是真正随机的，而是具有重复的图样。然而，该图样序列的缺陷在于，它实际上不包括对于测试应用电路1来讲是最佳的测试图样。
出于这个原因，提供了位修改电路9，该位修改电路9通过组合逻辑6、7和8，以下述方式改变了线性反馈移位寄存器5的输出信号，这种方式即，在组合逻辑6、7和8的输出并且因此在应用电路1和它们的电路链2、3和4的输入处获得了具有预先可确定和确定性结构的测试图样。这种实现在于，修改电路9通过组合逻辑6、7和8修改由线性反馈移位寄存器5提供的测试图样的单个位，以便获得所需测试图样。该所需测试图样可以是确定性或者是随机的测试图样。
遗憾的是，这些方案并不总是有效。特别地，当通常被构建在硬件中的位修改电路9的尺寸应当小的时候，不能采用下述方式来修改由移位寄存器5提供的所有伪随机测试图样，这种方式即，仅将所需的测试图样传递到待测试的电路1。由移位寄存器5提供的并且已经是所需测试图样的测试图样也被修改，而这是不期望的。
根据本发明，由此提供了组合逻辑6、7和8的进一步控制的可能性，即第二控制输入，依靠该第二控制输入可以采用在其第一输入处阻挡控制信号这样一种方式来控制组合逻辑6、7和8。这样，当控制第二控制输入时，不存在通过组合逻辑对位的修改。
采用下述方式来实现位修改电路9，这种方式即，当移位寄存器5提供了已经是所需的测试图样的测试图样时，控制组合逻辑6、7和8的这些第二控制输入。
这样阻挡了不需要的修改。
根据如图所示的实施例，将所有经过组合逻辑的测试图样，即所有所需的测试图样施加到应用电路1内的电路链2、3和4。
基于这些测试图样，应用电路1内的电路链2、3和4提供输出信号，该输出信号通过OR门10、11和12被施加到标记特征寄存器13。
采用下述方式实现标记特征寄存器13，这种方式即，它组合了每个均包括测试图样的多个测试周期的测试结果，并且在测试过程之后，提供了所谓的标记特征，该标记特征在应用电路1不受干扰的工作情况下必须具有给定的预先确定的值。
然而这里的问题在于具有模拟或者存储行为的电路元件可以(并且通常是)提供到在应用电路1中或者在其电路链2、3和/或4中。这种电路元件不提供明确的输出信号，即根据施加于其上的输入信号，它们不提供确定性输出信号。它们的输出信号是相当随机的。显而易见，这些信号不仅仅扰乱测试结果，而且造成测试结果中的给定位不可用。
尽管如此，为了能够通过尽可能简单的结构同样测试具有这样的部件的应用电路1，提供了屏蔽逻辑14，其向OR门10、11和12提供控制信号。通过这些信号，屏蔽逻辑14采用下述方式来控制OR门10、11和12，这种方式即，仅仅那些没有受到具有存储或者模拟行为的部件影响的位在测试期间到达标记特征寄存器13。
随后，仅仅那些可以被明确评估的、并且产生明确结果的位到达标记特征寄存器13。甚至于当应用电路1包括具有存储或者模拟性能的部件时，在测试结束时，可以在标记特征寄存器13中产生无差错地指示测试结果的明确的标记特征。
为了通知屏蔽逻辑14该测试已经进行了多少，提供了测试图样计数器15，该测试图样计数器15向屏蔽逻辑14和位修改电路9提供相应的信号。
对屏蔽逻辑14编程，并且采用下述方式以电路技术实现该屏蔽逻辑14，这种方式即，通过由测试图样计数器提供的当前测试图样的数目，其了解在应用电路1的电路链2、3和4的输出信号中对哪些位可以进行评估，并且哪些位可以传递到标记特征寄存器13，或者哪些位将通过OR门10、11和12来阻挡。
此外，提供移位周期计数器16，其输出信号再次到达位修改电路9和屏蔽逻辑14。
移位周期计数器16提供将移位寄存器2、3和4的状态发信令给屏蔽逻辑14的信号。计数器16的位置向屏蔽逻辑指示移位寄存器2、3和4的哪些位置应当被屏蔽。
根据本发明的自测试电路提供了在没有任何限制下，在芯片上测试应用电路1的可能性。不需要对应用电路1进行修改，以便相对于应用电路1的实际操作来讲可以最佳地实现该应用电路1。由于对于测试来讲无需使用慢的、外部的结合焊盘连接，因此可能在全时钟速率下进行测试。此外，对于包括具有存储或者模拟行为部件的应用电路，可能实现不受限制的程度上的所有测试过程。进一步确保了仅仅是实际上所需的确定性或者随机的测试图样到达待测试的电路1。尽管如此，仍可以保持位修改电路的部件数量很小，并且因此还可以保持在集成电路上占据的空间很小。
权利要求
1.一种集成电路，具有待测试的应用电路(1)和自测试电路(5-16)，该自测试电路被提供用于测试该应用电路(1)并且包括用于产生为测试目的施加到应用电路(1)的所需测试图样的装置(5-9)，其中通过标记特征寄存器(13)来评估依赖于通过应用电路(1)的测试图样而产生的输出信号，用于产生所需测试图样的所述装置(5-9)包括位修改电路(9)，该位修改电路(9)采用修改由移位寄存器提供的测试图样的伪随机序列这一方式来单独地控制组合逻辑(6，7，8)的第一控制输入，以便近似地获得需要的测试图样，并且该位修改电路(9)控制组合逻辑(6，7，8)的第二控制输入，借此可以阻挡第一控制输入，使得由移位寄存器(5)提供的并且已经是所需测试图样的那些测试图样不被位修改电路(9)通过控制组合逻辑(6，7，8)的第一控制输入来修改。
2.根据权利要求1的集成电路，其特征在于，位修改电路(9)形成为硬件电路。
3.根据权利要求1的集成电路，其特征在于，屏蔽逻辑(13)与测试图样计数器(15)相关，该测试图样计数器(15)向屏蔽逻辑(13)提供信号，该信号在测试期间向所述屏蔽逻辑永久地提供特征数量的有效测试图样。
4.根据权利要求1的集成电路，其特征在于，屏蔽逻辑(13)提供有移位周期计数器(16)，该移位周期计数器(16)向屏蔽逻辑(13)提供信号，该信号指示在应用电路(1)中的移位寄存器(2，3，4)的移位状态。
5.根据权利要求1的集成电路，其特征在于，提供了屏蔽逻辑(14)，该屏蔽逻辑(14)在测试期间阻挡应用电路(1)的输出信号中那些基于应用电路(1)的电路结构具有不明确状态的位，并且该屏蔽逻辑(14)仅仅向标记特征寄存器(13)提供其它的位。
6.根据权利要求1的集成电路，其特征在于，位修改电路(9)不具有用于组合逻辑(6，7，8)的第二控制输入的控制的单独输出，并且将组合逻辑(6，7，8)的第二控制输入的控制集成在控制第一控制输入的位修改电路(9)的输出中。
全文摘要
一种集成电路，其具有待测试的应用电路(1)和自测试电路(5－16)，该自测试电路被提供用于测试该应用电路(1)并且包括用于产生为测试目的施加到应用电路(1)的所需测试图样的装置(5－9)，其中通过标记特征寄存器(13)来评估依赖于通过应用电路(1)的测试图样而产生的输出信号，用于产生所需测试图样的装置(5－9)包括位修改电路(9)，其采用修改由移位寄存器提供的测试图样的伪随机序列这一方式来单独地控制组合逻辑(6，7，8)的第一控制输入，使得近似地获得需要的测试图样，并且位修改电路(9)控制组合逻辑(6，7，8)的第二控制输入，借此可以阻挡第一控制输入，使得由移位寄存器(5)提供的并已经是所需测试图样的那些测试图样不被位修改电路(9)通过控制组合逻辑(6，7，8)的第一控制输入来修改。
文档编号G01R31/28GK1639581SQ03804878
公开日2005年7月13日 申请日期2003年2月26日 优先权日2002年3月1日
发明者F·哈普科 申请人:皇家飞利浦电子股份有限公司