半导体存储装置的制作方法

专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置。具体地，本发明涉及一种包括例如
NAND闪速存储器的半导^M"储装置。
背景技术：
NAND闪速存储器是一种即使在停止供电时仍可保持信息的非易失性 存储器。由于具有比其他类型的非易失性存储器更好的每位成本，NAND 闪速存储器广泛流行。然而，随着日益增加的容量和更高的集成度，在写 入的数据中的老化劣化和读取干扰的影响在NAND闪速存储器中已变成 现实。所保持的数据变得衰退和所存储的数据不适当地再现的风险日益增 加。读取干扰是指伴随读取处理的数据毁坏。
老化劣化是这样的现象，其中累积电荷的浮动栅极随着时间推移而逐 渐失去电荷，从而引起数据错误。读取干扰是这样的现象，在该现象中， 由于在与从其中读出数据的存储器单元邻近的存储器单元的浮动栅极中累 积少量电荷，因此在所存储的数据中发生错误。
通过使用g校正码恢复的正确数据，可以解决关于老化劣化和读取 干扰的问题，其中该错误校正码校正已发生的数据错误。然而，由于NAND 闪速存储器中的数据仍然不正确，因此当随着老化劣化和读取错误进一步 进行而发生超过该4W:校正码的校正能力的错误时，不能恢复正确数据。
可通过这样的刷新操作来防止存储在NAND闪速存储器中的数据的 完全毁坏且可延长数据保持周期，在该刷新操作中，在读出所存储的数据 且执行错误校正之后执行将数据重写入NAND闪速存储器中。
作为一种通过上述刷新操作来为存储在NAND闪速存储器中的数据延长数据保持周期的方法，例如，可以考虑这样的方法，其中对从NAND 闪速存储器等中读出数据的次数进行计数。然后，当读出的次数达到指定 数目时，执行刷新操作。或者，可以考虑这样的方法，其中当^计数(错 误的数目)增加时执行刷新操作(例如，参考专利文件l)。
然而，在NAND闪速存储器中，在其中重写的数目越小，存储器单元 中的数据中发生错误的可能性越小。数据中的错误不会随着特定的、固定 量的时间的流逝而均匀地增加。类似地，在NAND闪速存储器中，数据中 的错误不会在多于指定次数读出数据时总是增加。因此，当基于读出数据
虽然数据毁坏变得不太可能发生，但仍不必要地执行该刷新操作。
此外，由于NAND闪速存储器是重写数目有限的装置，因此通过不必
要地执行刷新操作，NAND闪速存储器的寿命缩短。
另一方面，当通过监控数据毁坏状态来执行刷新操作时，例如，为监
控数据毁坏状态而执行的存储器单元读出操作本身需要执行错误校正处
理。因此，所执行的计算的数量和功率消耗增加。 [专利文件11日本专利申请公开第2004-326867 本发明提供一种可有效地执行刷新操作的半导体存储装置。

发明内容
一种半导*储装置，其包括
非易失性半导体存储器，其按块(block)来存储数据，所述块为数据 擦除的单位；以及
控制单元，其监控存储在选自所述块的受监控块中的数据的错误计数, 并且刷新在其中所述错误计数等于或大于阈值的受监控块中的数据。


图1是^f艮据本发明的第一实施例的半导体存储装置的总体配置的框图2是解释根据第一实施例的半导体存储装置中的第一管理表的配置
的图3是在根据第一实施例的半导体存储装置中所执行的受监控块选择 处理的流程图4是用于在根据第一实施例的半导体存储装置中将受监控块登记到 第 一管理表的受监控块登记处理的流程图5是用于在根据第一实施例的半导体存储装置中将块登记到第一管 理表的登^己处理的流考呈图6是在根据第一实施例的半导体存储装置中对登记到第一管理表的 块执行的错误计 控处理的流程图7是用于在根据笫一实施例的半导体存储装置中从第一管理表删除 已对其执行了刷新操作的块的删除处理的流程图8是解释根据第一实施例的半导体存储装置中的第二管理表的配置 的图9是在根据第一实施例的半导体存储装置中所执行的受监控块选择 处理的流程图10是解释+艮据第一实施例的半导体存储装置中的第三管理表的配 置的图11是在根据第一实施例的半导体存储装置中所执行的受监控块选 择处理的流程图12是解释根据第一实施例的半导体存储装置中的第四管理表的配 置的图13是在根据第一实施例的半导体存储装置中所执行的受监控块选 择处理的流程图14是解释根据第一实施例的半导体存储装置中的第五管理表的配 置的图15是用于在根据第一实施例的半导体存储装置中将块登记到第一 管理表的登记处理的流程图；图16是解释根据第一实施例的半导体存储装置中的第六管理表的配
置的图17是用于从根据第六实施例的半导体存储装置的第一管理表中删 除从错误计M控排除的块的删除处理的流程图18是解释根据第一实施例的半导体存储装置中的第七管理表的配 置的图19是在根据笫七实施例的半导体存储装置中对登记到第一管理表 的受监控块执行的错误计数监控处理的流程图20是在本发明的一个实例中的SSD的配置的框图21是在该实例中的驱动控制电路的配置的框图22是在本发明的实例中的处理器的配置的框图23是在该实例中SSD安装于其上的便携式计算机的一个实例的透 视图；以及
图24是在本发明的实例中SSD安装于其上的便携式计算机的系统配 置的一个实例的图。
具体实施例方式
下面参考附图详细解释根据本发明的半导体存储装置的示范性实施 例。本发明其实不限于下列具体实施例，并且在实施阶段期间在本发明的 范围内可以不同地修改构成要素且付诸于实践。
第一实施例1
图1是根据第一实施例的半导体存储装置1的总体配置的框图。图1 所示的半导体存储装置1是本发明的一个实施例。本发明并不限于该配置。
根据第一实施例的半导体存储装置1包括控制单元3和NAND闪速存 储器10。控制单元3包括中央处理单元(CPU)4、随M取存储器(RAM) 5、主机接口 (I/F)6、计时器7、 NAND接口 (I/F)8、以及总线9。 CPU 4运行程序。在RAM5中存储数据、程序等。主机I/F6与连接到半导体 存储装置1的主机装置2通信。NAND I/F 8控制在控制单元3与NAND闪速存储器IO之间执行的数据传送。总线9以允许通信的方式连接CPU 4、 RAM 5、主机I/F6、计时器7和NAND I/F 8。
通过将多个块排列成阵列，配置NAND闪速存储器10。块是擦除数 据的单位。块包括多个页。页是写入和读取数据的单位。
半导体存储装置i通过主机I/F 6与主机装置2通信，从而响应于来自 主机装置2的请求而执行在主机装置2与半导体存储装置1之间的数据传 送。通过CPU 4解译在控制单元3内的RAM 5中所存储的程序，实现对 来自主机装置2的请求的解译以及对半导体存储装置1自身的控制。由主 机装置2提供的数据被存储在NAND闪速存储器10中。控制单元3调解 在主机装置2与NAND闪速存储器10之间的数据传送。
在半导体存储装置1内的控制单元3通过主机I/F 6与主机装置2通信， 从而执行在控制单元3内的RAM 5与主机装置2之间的数据传送。从主 机装置2传送的数据暂时保持在控制单元3内的RAM 5中。以指定的时 序，通过NAND I/F 8将该数据写入NAND闪速存储器10。当主机装置2 产生读出请求时，在控制单元3中，响应于来自CPU4的指令，从NAND 闪速存储器IO读取数据，并且将所读取的数据存储在控制单元3内的RAM 5中。然后，控制单元3通过主机I/F 6将存储在RAM 5中的数据传送到 主机装置2。
在将数据写入NAND闪速存储器10和从NAND闪速存储器10读取 数据时所使用的NAND I/F 8包括，校正单元21和餘溪计数检测单元 22。错误校正单元21和错误计数检测单元22用作4^校正电路。错误校 正单元21提供用于校正在从NAND闪速存储器10内的任意块读出的数据 中的错误的功能。餘溪计数检测单元22提供用于检测由错误校正单元21 校正的镣溪的错误计数的功能。错误校正单元21所附的镣溪校正码的校正 能力为两个位以上。这里，在校正能力为八个位的前提下说明本实施例。 然而，本发明并不限于该错误校正能力。
当将RAM 5中的数据写入NAND闪速存储器10时，g校正单元 21计算将要写入的数据的错误校正码，并将该g校正码与该数据一起写入NAND闪速存储器中。当从NAND闪速存储器10中读出数据时，棘 校正单元21使用从NAND闪速存储器10读出的数据以及与该数据一起存 储在NAND闪速存储器10中的，校正码，以校正在该读取的数据中的 错误。当校正该错误时，错误计数检测单元22检测所校正的错误的餘溪计 数，并将所校正的错误计数存储于其中。这里，所校正的错误的错误计数 存储在错误计数检测单元22中。然而，在其中存储所校正的错误的错误计 数的位置不限于此。
当4t"^校正单元21校正该错误时，NAND I/F 8产生向CPU 4的中断， 从而发出这样的通知，即，在存储在NAND闪速存储器IO中的数据中已 发生错误。然后CPU 4存取NAND I/F 8中的错误计数检测单元22，并获 得所校正的错误的计数。
然后，在设定任意的时间数量时，计时器7在内部测量时间。计时器 7在所设定的时间数量流逝时产生向CPU4的中断。由来自计时器7的该 中断向CPU 4通知所设定的时间数量的流逝。
在NAND闪速存储器10中组合地存储由主机装置2提供的数据与由 g校正单元21从该数据计算出的4^校正码。
RAM 5包括第一管理表31。在第一管理表31中记录与要求在不久的 将来执行刷新操作的块有关的信息。图2是解释第一管理表31的配置的图。 第一管理表31包括多个条目(entry)。在NAND闪速存储器中的块号被 登记到每一个条目。按条目号来存取第一管理表31。记录在每一个条目中 的块被视为这样的块，在该块中将要监控存储数据的错误计数(下文中称 为受监控块)。
RAM5还可包括第二管理表32、第三管理表33、第四管理表34、第 五管理表35、第六管理表36以及第七管理表37。以下将说明第二管理表 32至第七管理表37。
根据第一实施例，当在响应于来自主机装置2的请求而从NAND闪速 存储器IO读出的数据中发生错误时，通过图3所示的流程来决定是否要监 控其中存储有已发生餘溪的数据的块的错误计数。图3是根据第一实施例用于选择受监控块的处理的流程图。
首先，当CPU4从NAND闪速存储器10中的一个块读取数据时，错 误校正部分(section) 21校正在读取的数据中的错误。错误计数检测单元 22检测所校正的错误的计数，并将所检测的错误计数存储于其中。CPU 4 存取错误计数检测单元22，获取在读取的数据中已发生的错误的错误计 数，并检查该错误计数(步骤S101) 。 CPU4接着检查该错误计数是否等 于笫一阁值或更高(步骤S102)。第一阈值是用于选择将要受监控的块的 错误计数的阈值。这里，例如，该第一阈值是两位。
当在从NAND闪速存储器10中的块读出的数据中已发生的错误的错 误计数等于第一阈值或更高(两位以上)(步骤S102处的是)时，该数据 的错误计数有可能将由于老化劣化和读取干扰的影响而进一步增加。可能 会发生超过g校正码的校正能力的g。因此，CPU4选择已发生了错 误的该块(其中存储有从NAND闪速存储器IO读出的数据的块)作为受 监控块，并且将该块登记到第一管理表31 (步骤S103)。
当在从NAND闪速存储器10读出的数据中已发生的错误的错误计数 小于第一阈值(小于两位)(步骤S102处的否)时，CPU 4完成该处理 而不将该块登记到第 一管理表31 。
在被登记到第一管理表31的块中所存储的数据具有高的错误计数。该 错误计数极有可能将由于老化劣化和读取干扰的影响而进一步增加。因此， CPU4从NAND闪速存储器10中定期地读出在被登记到第一管理表31的 块中的数据，检查错误计数，并监控该数据的错误计数的增加趋势。当存 储在该块中的数据中已发生的错误的错误计数超过指定数目时，CPU 4对 该块执行刷新操作。
如果仅从响应于主机装置2的读取请求而从NAND闪速存储器10读 出的数据中检测该错误计数，则不能检测出在很少从NAND闪速存储器 10读出的块中所存储的数据中发生的老化劣化。因此，优选以任意的时序 读取在NAND闪速存储器10中在笫一管理表31的所有区域内的数据，并 且检查数据的餘溪计数。该任意时序可以是在电力开启时，每数个月一次的间隔等。因此，可以为存储在很少读出的块中的数据监控4m计数的增 加趋势。
图4是用于检查最近被选择为受监控块的块是否已登记到第一管理表 31的处理的流程图。首先，CPU4检查在第一管理表中在第N条目(N是 在第一管理表中的条目号)中所登记的内容(步骤Slll) 。 CPU4判断登 记到该第N条目的块是否与最近被选择作为受监控块的块相同(步骤 S112)。
当登记到该第N条目的块与最近被选择作为受监控块的块相同(步骤 S112处的是)时，CPU4完成该处理。当登记到该第N条目的块不与最近 被选择作为受监控块的块相同(步骤S112处的否)时，CPU 4检查该第N 条目是否是最后的条目(步骤S113)。当该第N条目不是最后的条目(步 骤S113处的否)时，CPU 4返回至步骤S111，并且将条目号增加一。当 该第N条目是最后的条目(步骤S113处的是)时，CPU4完成该处理。
这里，当未将最近被选择作为受监控块的块登记到第一管理表31时， 将该块登记到笫一管理表31，如图5中的流程图所示。图5是用于将受监 控块登记到第一管理表31的处理的流程图。
首先，CPU 4检查在第一管理表31中的第N条目(N是第一管理表 31中的条目号)(步骤S121)，并判断该第N条目是否是空白条目(步 骤S122)。当该第N条目是空白条目(步骤S122处的是)时，CPU4将 受监控块登记到该空白条目(步骤S126),并完成该处理。
当该第N条目不是空白条目(步骤S122处的否)时，CPU4检查该 第N条目是否是最后的条目(步骤S123)。当该第N条目不是最后的条 目(步骤S123处的否)时，CPU 4返回至步骤S121，并且将条目号增加 一。当该第N条目是最后的条目(步骤S123处的是)时，CPU4对登记 到第一管理表31的一个块强制执行刷新操作，并在第一管理表31中创建 空白条目(步骤S124)。由于在刷新的块中的数据的错误计数减少，因此 CPU 4从第一管理表31中删除该块。CPU 4接着将新的受监控块登记到 该空白条目(步骤S125)，并完成该处理。接下来，将说明监控在登记到第一管理表31的块中的数据的g计数 的方法。CPU4在控制单元3内的计时器7中设定监控间隔周期。每当计 时器7产生中断时，便通过图6的流程表中所示的方法监控错误计数。图 6是用于监控登记到第一管理表31的块的错误计数的处理的流程图。
首先，CPU 4检查在第一管理表31中的第N条目(N为在第一管理 表31中的条目号)(步骤S131) 。 CPU 4判断是否已将一个块登记到该 第N条目(步骤S132)。当未登记一个块(步骤S132处的否)时，CPU 4检查该第N条目是否是最后的条目(步骤S136)。当该第N条目不是最 后的条目(步骤S136处的否)时，CPU 4返回至步骤S131，并且将条目 号增加一。当该第N条目是最后的条目(步骤S136处的是)时，CPU 4 完成该处理。
在步骤S132，当已登记一个块(步骤S132处的是)时，CPU4将登 记到该第N条目的块中的数据从NAND闪速存储器10读出至控制单元3 内的RAM 5。接下来，错误校正单元21校正在该读取的数据中的错误。 错误计数检测单元22检测所校正的错误的计数，并将该检测的错误计数存 储在其中。CPU4存取错误计数检测单元22，获得在该读取数据中已发生 的错误的g计数，并检查该错误计数(步骤S133 ) 。 CPU4接着判断该 读取的数据的镣溪计数是否等于第二阔值或更高(步骤S134)。第二阈值 是用于通过预定方法来选择其中将要重写(刷新)数据的块的错误计数的 阈值。这里，例如，第二阈值是四位。通过考虑错误校正码的校正能力来 设定第二阈值。
当错误计数小于第二阈值(小于四位)(步骤S134处的否)时，CPU 4检查该第N条目是否是最后的条目(步骤S136)。当该第N条目不是最 后的条目(步骤S136处的否)时，CPU 4返回至步骤S131,并且将条目 号增加一。当该第N条目是最后的条目(步骤S136处的是)时，CPU 4 完成该处理。
在步骤S134，当错误计数等于第二阈值或更高(四位以上)(步骤 S134处的是)时，CPU 4对登记到第N条目的块执行刷新操作(步骤S135 )。CPU 4接着检查该第N条目是否是最后的条目(步骤S136)。当该第N 条目不是最后的条目(步骤S136处的否)时，CPU 4返回至步骤S131, 并且将条目号增加一。当该第N条目是最后的条目(步骤S136处的是) 时，CPU4完成该处理。
根据第一实施例，用于刷新登记在第一管理表31中的受监控块的g 计数阈值(第二阈值)被设定为大于用于将作为受监控块的块登记到第一 管理表31的错误计数阈值(第一阈值)。由于存在不能恢复具有高错误计 数的块中的数据的可能性，因此该设定允许监控具有低错误计数的块并刷 新具有高错误计数的块。
为了对块执行刷新操作，首先，将在将要刷新的块中的所有数据从 NAND闪速存储器10读出到控制单元3内的RAM 5。擦除在NAND闪速 存储器10中的该块。然后，在擦除该块之后，将迁移到RAM5的所有数 据重写入该删除的块中。刷新后的块中的数据的错误计数减少。因此，通 过图7所示的方法将从该块第一管理表31删除，并且从受监控块中排除该 块。图7是用于将刷新后的块从第一管理表31中删除的处理的流程图。
首先，CPU 4检查第一管理表31中的第N条目(N是第一管理表31 中的条目号)(步骤S141)。 CPU4判断该登记的块是否是目标块，即刷 新后的块(步骤S142)。当该块不是目标块(步骤S142处的否)时，CPU 4检查该条目是否是最后的条目(步骤S144)。当该条目不是最后的条目 (步骤S144处的否)时，CPU4返回至步骤S141，并且将条目号增加一。 当该条目是最后的条目(步骤S144处的是)时，CPU4完成该处理。
在步骤S142，当该登记的块是目标块(步骤S142处的是)时，CPU 4 从第一管理表31中将登记在该第N条目中的块删除(步骤S143)，并完 成该处理。可将数据重写入另一空块而不重写入其中该数据最初被写入的 块中。
如上所述，在根据第一实施例的半导体存储装置1中，由于老化劣化 和读取干扰的影响，存储将要求在不久的将来执行刷新操作的数据的 NAND闪速存储器10中的块是基于在存储于该块中的数据中所发生的错误的错误计数来进行选择的。所选择的块被登记在第一管理表31中，作为 其数据的错误计数^L^控的受监控块。然后，定期读取登记到第一管理表 31的块中的数据，并检查错误计数。当该数据的错误计数超过指定数目时， 执行刷新操作。以这种方式，对该块执行刷新操作的间隔可以在，校正 码的校正能力的范围内延长，从而减少所执行的刷新操作的数目。可以控 制NAND闪速存储器IO被重写的次数。结果，可以通过较不频繁地执行 刷新操作来更确定地防止由老化劣化和读取干扰引起的数据毁坏。并且， 可实现这样的半导体存储装置，其中抑制了在刷新操作期间的处理数量和 功率消耗。
在才艮据笫一实施例的半导体存储装置1中，用于刷新登记到第一管理 表31中的受监控块的错误计数阈值(第二阈值)大于用于将作为受监控块 的块登记到第一管理表31的错误计数阈值(第一阈值)。结果，可以刷新 具有高错误计数的受监控块当中的块，从而防止不能恢复数据的情况。
根据第二实施例，说明了这样的情况，即基于在图1的半导体存储装 置1中的NAND闪速存储器10中的块中存储的数据的读出量来选择受监 控块。根据第二实施例的登记受监控块的方法不同于根据第一实施例的登 记受监控块的方法。根据第二实施例的其他方面与根据第一实施例的其他 方面沖目同。
图8是解释第二管理表32的配置的图。第二管理表32是在其中存储 在NAND闪速存储器10中的块中的数据的读出量的管理表。第二管理表 32被配置在RAM 5中。第二管理表32存储NAND闪速存储器10中的块 号中的每一个以及从这些块中读取的数据的读出量。
每当CPU4从NAND闪速存储器IO中的块中读出数据时，CPU4按 页的数目对该数据的读出量进行计数。CPU 4将页计数存储在第二管理表 中，并且更新该页计数。存储在第二管理表32中的读出量是在NAND闪 速存储器10中的块中存储数据之后计数的读出量。每当擦除块中的数据 时，清除该读出量的值。数据体(data volume)或读出频率的整合量(integrated quantity)可以用作数据的读出量。
才艮据第二实施例，当执行用于响应于来自主机装置2的请求而从 NAND闪速存储器10中读出数据的读出处理时，通过图9所示的流程来 决定是否要监控其中已发生错误的块。图9是根据第二实施例的受监控块 选择处理的流程图。
首先，当执行用于响应于来自主机装置2的请求而从NAND闪速存储 器10中的块读取数据的读出处理时，CPU4更新该块中的数据的在第二管 理表32中的读出量(步骤S151) 。 CPU 4接着检查该数据的更新后的读 出量是否等于第三阈值或更高(步骤S152)。第三阔值是用于选择将要受 监控的块的来自该块的数据的读出量的阈值。这里，例如，第三阈值为 10A10页的读出量。
当来自该块的数据的读出量等于第三阈值或更高(步骤S152 处的 是)时，误差计数有可能将由于老化劣化和读取干扰的影响而进一步增加。 可能会发生超过g校正码的，校正能力的4W。因此，CPU4将从其 中读出数据的该块登记到第一管理表31作为受监控块(步骤S153)。当 来自该块的数据的读出量小于第三阈值(步骤S152处的否)时，CPU 4 完成该处理而不将该块登记到第一管理表31。监控登记到第一管理表31 的块中的数据的餘溪计数的方法与根据第一实施例中的类似。省略对其的 详细说明。
如上所述，在根据第二实施例的半导体存储装置1中，由于老化劣化 和读取干扰的影响，存储将要求在不久的将来执行刷新操作的数据的 NAND闪速存储器10中的块是基于存储在该块中的数据的读出量来进行 选择的。所选择的块被登记在第一管理表31中，作为其数据的镣溪计数被 监控的受监控块。然后，定期读取登记到第一管理表31的块中的数据，并 检查错误计数。当该数据的错误计数超过指定数目时，执行刷新操作。以 这种方式，对该块执行刷新操作的间隔可以在4^校正码的校正能力的范 围内延长，从而减少所执行的刷新操作的数目。可以控制NAND闪速存储 器10被重写的次数。结果，可以通过较不频繁地执行刷新操作来更确定地防止由老化劣化和读取干扰引起的数据毁坏。并且，可实现这样的半导体 存储装置，其中抑制了在刷新操作期间的处理数量和功率消耗。 (第三实施例)
根据第三实施例，说明这样的情况，即基于在图1的半导体存储装置
1中的NAND闪速存储器10中的块中写入数据的写入时间来选择受监控 块。根据第三实施例的登记受监控块的方法不同于根据第一实施例的登记 受监控块的方法。根据第三实施例的其他方面与根据第一实施例的其他方 面相同。
图10是解释第三管理表33的配置的图。第三管理表33是在其中存储 在NAND闪速存储器10中的块中写入数据的写入时间的管理表。第三管 理表33被配置在RAM 5中。第三管理表33存储NAND闪速存储器10 中的块号中的每一个以及将数据写入这些块中的写入时间。
当CPU 4将数据写入NAND闪速存储器10中的块中时，CPU 4在第 三管理表33中存储写入时间。每当擦除NAND闪速存储器中的块中的数 据时，清除存储在第三管理表33中的该写入时间的值。除了半导体存储装 置1的操作时间之外，通过使用NAND闪速存储器中的总擦除数目等，仅 要求存储在第三管理表33中的该写入时间指示在写入数据的时间点与当 前时间之间的时间差。
根据第三实施例，当执行用于响应于来自主机装置2的请求而从 NAND闪速存储器10中读取数据的读出处理时，通过图11所示的流程来 测量从将数据写入块中的时刻起流逝的时间的量。决定将要监控其错误计 数的块。图ll是根据第三实施例的受监控块选择处理的流程图。
首先，当执行用于响应于来自主机装置2的请求而从NAND闪速存储 器10读取数据的读出处理时，CPU4计算在存储于第三管理表33中的对 将要从其中读取数据的块已执行最后写入操作的写入时间与当前时间之间 的差异。换句话说，CPU4计算将要从其中读取数据的块的写入时间起流 逝的时间的量(步骤S161) 。 CPU4接着检查从该块的写入时间起流逝的 时间是否等于第四阔值或更高(步骤S162)。第四阈值是用于选择将要受监控的块的从该块的写入时间起流逝的时间的量的阈值。这里，例如，第 四阈值为一个月。
当从该块的写入时间起流逝的时间等于第四阈值或更高(步骤S162 处的是)时，误差计数有可能将由于老化劣化和读取干扰的影响而进一步 增加。可能会发生超过错误校正码的错误校正能力的错误。因此，CPU 4 将从其中读出数据的块登记到第一管理表31作为受监控块(步骤S163)。 当从该块的写入时间起流逝的时间小于第四阈值(步骤S162处的否)时， CPU4完成该处理而不将该块登记到第一管理表31。监控登记到第一管理 表31的块中的数据的g计数的方法与根据第一实施例中的类似。省略对 其的详细说明。
如果仅针对响应于来自主机装置2的读取请求而从NAND闪速存储器 10读出的数据检查从该块的写入时间起流逝的时间，则不能检测出在很少 从NAND闪速存储器10读出的块中所存储的数据中发生的老化劣化。因 此，优选以任意的时序读取在NAND闪速存储器10中在第一管理表31的 所有区域内的数据，并且检查这些块的从写入时间起流逝的时间。该任意 时序可以是在电力开启时、每数个月一次的间隔等。因此，可以为存储在 很少读取的块中的数据监控错误计数的增加趋势。
如上所述，在根据第三实施例的半导体存储装置1中，由于老化劣化 和读取干扰的影响，存储将要求在不久的将来执行刷新操作的数据的 NAND闪速存储器10中的块是基于从该块的最后写入时间起流逝的时间 来进行选择的。所选择的块被登记在第一管理表31中，作为其数据的4m 计数净夂监控的受监控块。然后，定期读取登记到第一管理表31的块中的数 据，并检查4m计数。当该数据的4^计M过指定数目时，执行刷新操 作。以这种方式，对该块执行刷新操作的间隔可以在错误校正码的校正能 力的范围内延长，从而减少所执行的刷新操作的数目。可以控制NAND闪 速存储器IO被重写的次数。结果，可以通过较不频繁地执行刷新操作来更 确定地防止由老化劣化和读取干扰引起的数据毁坏。并且，可实现这样的 半导体存储装置，其中抑制了在刷新操作期间的处理数量和功率消耗。根据第四实施例，说明这样的情况，即基于在图1的半导体存储装置
1中的NAND闪速存储器10中的块中写入数据的序列来选择受监控块。 根据第四实施例的登记受监控块的方法不同于根据第 一 实施例的登记受监 控块的方法。根据第四实施例的其他方面与根据第一实施例的其他方面相 同。
图12是解释第四管理表34的配置的图。第四管理表34是在其中存储 在NAND闪速存储器10中的块中写入数据的序列的管理表。第四管理表 34被配置在RAM5中。第四管理表34存储NAND闪速存储器10中的块 号中的每一个以及将数据写入NAND闪速存储器10中的对应序号。
当CPU 4将数据写入NAND闪速存储器IO中的块中时，CPU4在第 四管理表34中存储将数据写入NAND闪速存储器10中的序号。优选通过 链接结构等来实现第四管理表34，以便每当执行写入处理时即使在更新写 入序号时，将要执行的处理也不会增加。由此，可减少置于CPU4上的处 理负载，并可缩短处理时间。
根据第四实施例，当执行用于响应于来自主机装置2的请求而将数据 写入NAND闪速存储器10中的写入处理时，存储将数据写入NAND闪速 存储器10中的这些块中的序号，并通过图13所示的流程来更新这些序号。 基于写入序号来决定将要监控其镣误计数的块。图13是根据第四实施例的 受监控块选择处理的流程图。
首先，当执行用于响应于来自主机装置2的请求而将数据写入NAND 闪速存储器IO中的块中的写入处理时，CPU4在第四管理表34中存储该 写入序号，并且更新这些写入序号(步骤Sm) 。 CPU4接着检查与第四 管理表34中的第N个写入序号(N是第四管理表34中的写入序号)对应 的块(步骤S172) 。 CPU4检查该写入序号是否等于第五阈值或更低，换 句话说，该块是否比第五阈值旧(步骤S173)。第五阈值是用于选择将要 受监控的块的写入序列的阈值。这里，例如，第五阈值是从具有最旧(最 小)写入序号的块起的十个块。当该写入序号等于第五阈值或更低，换句话说，该块比第五阈值旧(步
骤SI73处的是)时，误差计数有可能将由于老化劣化和读取干扰的影响而 进一步增加。可能会发生超过错误校正码的错误校正能力的错误。因此， CPU 4检查该块是否登记到第一管理表31 (步骤S174)。当该块未登记 到第一管理表31 (步骤S174处的否)时，CPU 4将该块登记到第一管理 表31作为受监控块(步骤S175)。换句话说，CPU 4将比第五阈值进一 步更晚写入的块登记在第一管理表31中作为受监控块，并检查该数据的错 误计数。
在步骤S174，当该块已登记到第一管理表31 (步骤S174处的是)时， CPU 4检查该第N个写入序号是否是最后的写入序号(步骤S176 )。当该 第N个写入序号不是最后的写入序号(步骤S176处的否)时，CPU 4返 回至步骤S172，并且将写入序号增加一。当该第N个写入序号是最后的写 入序号(步骤S176处的是)时，CPU4完成该处理。
在步骤S173，当该写入序号不是等于第五阈值或更低，换句话说，是 比第五阈值新的块(步骤S173处的否)时，CPU 4检查该第N个写Ajf 号是否是最后的写入序号(步骤S176)。当该第N个写入序号不是最后的 写入序号(步骤S176处的否)时，CPU 4返回至步骤S172，并且将写入 序号增加一。当该第N个写入序号是最后的写入序号(步骤S176处的是) 时，CPU4完成该处理。监控登记到第一管理表31的块中的数据的餘溪计 数的方法与才艮据第一实施例中的类似。省略对其的详细说明。
如上所述，在根据第四实施例的半导体存储装置1中，由于老化劣化 和读取干扰的影响，存储将要求在不久的将来执行刷新操作的数据的 NAND闪速存储器10中的块U于将数据写入NAND闪速存储器10中的 这些块中的序列来进行选择的。所选择的块被登记在第一管理表31中，作 为其数据中的餘溪计数^J^控的受监控块。然后，定期读取登记到第一管 理表31的块中的数据，并检查错误计数。当该数据的错误计数超过指定数 目时，执行刷新操作。以这种方式，对该块执行刷新操作的间隔可以在错 误校正码的校正能力的范围内延长，从而减少所执行的刷新操作的数目。可以控制NAND闪速存储器IO被重写的次数。结果，可以通过较不频繁
并且，可实现这样的半导体存储装置，其中抑制了在刷新操作期间的处理 数量和功率消耗。 (第五实施例)
根据第五实施例，说明在根据笫一至第四实施例的半导体存储装置1 中将块登记到第一管理表31时空白条目不可用时所执行的处理。
图14是解释第五管理表35的配置的图。第五管理表35是在其中存储 登记到第一管理表31的受监控块的登记序列的管理表。第五管理表35被 配置在RAM 5中。第五管理表35存储登记到第一管理表31的受监控块 的数目以及其中这些受监控块被登记到第一管理表31的序列的序号(登记 序号)。
当将这些受监控块登记到第 一管理表31时，这些受监控块被顺序地存 储，以便较早登记的受监控块在第一管理表31中具有较低的条目号。根据 第五实施例，每当CPU 4将受监控块登记到第一管理表31时，CPU 4将 该受监控块的块号登记到第五管理表35。优选通过链接清单来实现第五管 理表35，这是因为每当将受监控块登记到第一管理表31或者从第一管理 表31删除受监控块时，CPU 4会更新这些登记序号。由此，可减少置于 CPU4上的处理负载，并可缩短处理时间。
下面将参考图15说明在将受监控块登记到第一管理表31时空白条目 不可用时所执行的用于将受监控块登记到第一管理表31的登记处理。图 15是根据第五实施例用于将受监控块登记到第一管理表31的登记处理的 流程图。
首先，当执行用于将受监控块登记到第一管理表31的登记处理时， CPU 4检查登记到第五管理表35的块的登记块计lbl否小于第六阈值(步 骤S181)。这里，第六阈值是可登记到笫一管理表31的块的最大数目和 可登记到第五管理表35的块的最大数目。因此，登记到第五管理表35的 块的登记块计数小于第六阁值指示空白条目在第一管理表31中可用。登记到第五管理表35的块的登记块计数不小于第六阔值指示空白条目在第一 管理表31中不可用。
当登记到第五管理表35的块的登记块计数小于第六阈值，换句话说， 空白条目在第一管理表31中可用(步骤S181处的是)时，CPU4将该受 监控块登记到第一管理表31中的该空白条目(步骤S184) 。 CPU 4进一 步将该受监控块的块号登记到第五管理表35，并且完成该处理。
当登记到第五管理表35的块的登记块计数大于第六阈值时(当空白条 目在第一管理表31中不可用时)(步骤S181处的否)，CPU4参考第五 管理表35，并刷新在第五管理表35中的其登记序号最早的受监控块中的 数据(步骤S182)。换句话说，CPU 4刷新在最早登记到第一管理表31 和第五管理表35的块中的数据。
CPU 4接着从第一管理表31和第五管理表35删除该刷新后的块(步 骤S183)。随后，CPU 4将新的受监控块登记到第一管理表31中的空白 条目。CPU4接着将登记到笫一管理表31中的该空白条目的受监控块登记 到第五管理表35 (步骤S184)。
如上所述，在根据第五实施例的半导体存储装置1中，由于在第一管 理表31中的空白条目受到管理，当将受监控块登记到第一管理表31时即 使在空白条目不可用时，仍可以将新的受监控块登记到第一管理表31。可 以管理这些存储其错误计数被监控的数据的受监控块。
[第六实施例
根据第六实施例，说明在根据第一至第五实施例的半导体存储装置1 中从第一管理表31删除已变得从数据错误计 控排除的块时所执行的 处理。
图16是解释第六管理表36的配置的图。第六管理表36是在其中存储 在NAND闪速存储器10中的这样的块的管理表，在该块中不存储将JH^ 持的数据。第六管理表36被配置在RAM 5中。在第六管理表36中，在 每一个条目中登记在NAND闪速存储器10中的块的块号当中的这样的块 的块号，在该块中不存储将要保持的数据。第六管理表36按条目号来进行存取。
CPU 4从第六管理表36获取关于这样的块的信息，在该块中不存储将 M持的数据，由此，CPU4可将新数据写入该块中。CPU4还将其中将 要保持的数据不再存在的块登记到第六管理表36。其中将要保持的数据不 再存在的状态主要在写入新数据时发生。例如，当将地址A的数据X存储 在NAND闪速存储器10中的块1中时，在其中执行控制以在主机装置2 请求将地址A的数据X重写至数据Y时将地址A的数据Y写入另 一块(例 如块IOO)的控制方法中，存储在块l中的地址A的先前数据X不再是将 要保持的数据(无效数据)。
下面将参考图17说明在从第一管理表31删除已变得从数据错误计数 监控排除的受监控块时所执行的处理。图17是根据第六实施例用于从第一 管理表删除从餘溪计 控排除的块的删除处理的流程图。
首先，当产生其中将要保持的数据不再存在的块时，CPU4检查第一 管理表31中的第N条目(N是第一管理表31中的条目号)(步骤S191)。 CPU 4判断登记到该第N条目的块是否是目标块(从监控排除的其中将要 保持的数据不再存在的块)(步骤S192 )。当该块不是目标块(步骤S192 处的否)时，CPU4判断该条目是否是最后的条目(步骤S193)。
这里，当该条目不是最后的条目(步骤S193处的否)时，CPU4返 回至步骤S191，并且将条目号增加一。当该条目是最后的条目(步骤S193 处的是)时，CPU4完成该处理。
在步骤S192，当该块是目标块(步骤S192处的是)时，CPU4执行 删除处理以从第一管理表31删除该块。CPU 4将该块的块号登记到第六管 理表36，并完成该处理(步骤S194)。登记到第六管理表36的块不要求 更新，这是因为在该块中不存储将，持的数据。
如上所述，在根据第六实施例的半导体存储装置1中，当例如将新数 据写入在NAND闪速存储器中的其中存储数据的块中时产生从监控排除 且其中将M持的数据不再存在的块时，可确定地从第一管理表31删除从 监控排除的该块，并且可以管理第一管理表31中的空白条目。第七实施例
根据第七实施例，说明在根据第 一实施例至第六实施例的半导体存储
装置1中监控登记到第一管理表31的受监控块的方法。
图18是解释第七管理表37的配置的图。第七管理表37是在其中存储 在NAND闪速存储器10中的登记到第一管理表31的块的错误计数的管理 表。第七管理表37被配置在RAM 5中。第七管理表37包括多个条目。 将登记到第一管理表31的块的块号和从存储在该块中的数据检测的， 计数登记到每一个条目。第七管理表37按条目号来进行存取。每当执行错 误计 控时，更新登记到第七管理表37的这些错误计数的值。
下面将参考图19说明监控登记到第一管理表31的受监控块的错误计 数的方法。图19是对登记到第一管理表31的受监控块执行的错误计M 控处理的流程图。
CPU4在控制单元3内的计时器7中设定监控间隔周期。每当由计时 器7产生中断时，执行对登记到第一管理表31的受监控块的错误计 控 处理。计时器7在内部测量CPU设定该监控间隔周期的时间。在该设定周 期流逝之后，计时器7产生向CPU4的中断。
当计时器7产生该中断时，CPU4检查第七管理表37的第N条目(N 是第七管理表37中的条目号)(步骤201) 。 CPU 4判断是否已将块登记 到该第N条目(步骤202)。当未登记块(步骤202处的否)时，CPU 4 判断该第N条目是否是最后的条目(步骤S206)。当该第N条目不是最 后的条目(步骤S206处的否)时，CPU 4返回至步骤S201，并且将条目 号增加一。当该第N条目是最后的条目(步骤S206处的是)时，CPU 4 完成该错误计氣脍控处理。
在步骤S202,当已登记块(步骤202处的是)时，CPU 4检查登记到 第七管理表37的块的错误计数(位数目)(步骤S203) 。 CPU 4判断该 错误计数是否等于第七阈值或更高(步骤S204)。第七阈值用于在这些受 监控块当中选择将要对其执行错误计数监控处理的块。这里，第七阈值为 例如四位的错误。当该错误计数小于第七阈值(小于四位)(步骤S204处的否)时， CPU 4检查该第N条目是否是最后的条目(步骤S206)。当该第N条目 不是最后的条目(步骤S206处的否)时，CPU 4返回至步骤S201，并且 将条目号增加一。当该第N条目是最后的条目(步骤S206处的是)时， CPU 4完成该4f^计数监控处理。
在步骤S204，当该错误计数是第七阈值或更高(四位以上)(步骤 S204处的是)时，CPU4将该块中的数据从NAND闪速存储器10读出到 控制单元3内的RAM 5，并且对该数据执行错误计数检测处理(步骤 S205) 。 CPU4利用检测到的错误计数来更新第七管理表37。基于该检测 到的错误计数，CPU4执行参考图6所说明的根据第一实施例的刷新操作。
接下来，CPU4检查该第N条目是否是最后的条目(步骤S206)。当 该第N条目不是最后的条目(步骤S206处的否)时，CPU 4返回至步骤 S201，并且将条目号增加一。当该第N条目是最后的条目(步骤S206处 的是)时，CPU4完成该错误计M控处理。
每当执行错误计数检测处理时，设定为上述第七阈值的值会减少，从 而逐渐促使对具有低错误计数的块执行错误计数检测。由此，在短循环内 每次都对具有高餘溪计数的块执行镣误计数检测。在长循环内对具有低错 误计数的块执行错误计数检测。设定为该第七阈值的值在该值减少到预定 的指定值之后返回至初始值。
如上所述，在根据第七实施例的半导体存储装置1中，对于登记到第 一管理表31的受监控块，基于登记到第七管理表37的错误计数判断是否 对受监控块重新执行错误计数检测处理。在短循环内对具有高错误计数的 块执行错误计数检测。在长循环内对具有低错误计数的块执行错误计数检 测。由此，可以基于登记到第七管理表37的错误计数来改变登记到第一管 理表31的受监控块的监控间隔。可以确定地监控在登记到第一管理表31 的受监控块当中的最可能在不久的将来要求更新的块中的数据的错误计 数。同时，可以降低错误计M控的频率。由此，可以抑制执行错误计数 监控所要求的计算数量以及功率消耗。[第八实施例
根据第八实施例，将说明根据第七实施例的错误计数监控循环。根据
第八实施例，关于对登记到第一管理表31的受监控块所执行的监控处理， 对具有低错误计数的块的监控循环(在计时器7中设定的监控间隔周期) 设定上限。
这里，该监控循环的上限被设定为短于从存储在块中的数据的错误计 数超过第一阈值时直至存储在该块中的数据的错误计数达到4^:校正部件 21的校正能力的上限为止所要求的时间的量。可以将该监控循环预先设定 为根据半导体存储装置1的错误发生状态和各种条件(例如环境温度的范 围)预测的周期。
由于如上所述在具有低错误计数的块的监控循环上设置该上限，可以 在登记到第一管理表31的块中防止这样的情况，在该情况下由于该块具有 低错误计数，在该数据中的这些错误因为持续长时间不监控该数据的， 计数而超过错误校正部件21的，校正能力，因此不能重建正确的数据。
可以以任意組合来任意地选择并使用根据上述第一实施例至第八实施 例所提供的功能。
[实例
将说明当根据上述实施例的每一者的半导体存储装置1是固态驱动器 (SSD)的实例。图20是SSD100的配置的框图。
SSD 100包括多个NAND闪速存储器(NAND存储器)10、动态随机 存取存储器(DRAM) 101、驱动控制电路102和电源电路103。 NAND存 储器10用于存储数据。DRAM 101用于数据传送且用作工作区。驱动控 制电路102控制NAND存储器10和DRAM 101。驱动控制电路102输出 控制信号，用于控制在SSD100外部设置的发光二极管(LED) 。 LED用 于指示状态。
SSD 100通过先进技术附件(ATA)接口 (I/F)向主机装置(例如个 人计算机)传输数据并接收来自该主机装置的数据。SSD 100通过RS-232C 接口 (I/F)向调试(debugging)装置传输数据并接收来自该调试装置的数据。
电源电路103接收外部电源，并使用该外部电源产生多个内部电源。 内部电源被供应给SSD 100内的每个部件。电源电路103检测外部电源的 上升或下降，并产生通电复位信号。该通电复位信号4皮传送至驱动控制电 路102。
图21是驱动控制电路102的配置的框图。驱动控制电路102包括数据 存取总线104、第一电路控制总线105以及第二电路控制总线106。
第一电路控制总线105连接到控制整个驱动控制电路102的处理器 107。启动(boot)只读存储器(ROM) 108通过ROM控制器109而连接 到第一电路拴制总线1O5。启动ROM 108存储每个管理程序(固件FW) 的启动程序。时钟控制器110也连接到第一电路控制总线105。时钟控制 器110从电源电路103接收通电复位信号且向每个部件提供复位信号和时 钟信号。
第二电路控制总线106连接到第一电路控制总线105。并行IO ( PIO ) 电路111和串行IO (SIO)电路112连接到第二电路控制总线106。 PIO 电路111向用于指示状态的LED提供状态指示信号。SIO电路112控制 RS-232C接口。
ATA接口控制器(ATA控制器)113 、第一g检查和校正(ECC ) 电路114、 NAND控制器115以及DRAM控制器119连接到数据存取总线 104与第一电路控制总线105两者。ATA控制器113通过ATA接口而将 数据传输至主机设备和从主机设备接收数据。静态随机存取存储器 (SRAM )120通过SRAM控制器121而连接到数据存取总线104。 SRAM 120用作数据工作区。
NAND控制器115包括NAND接口 (I/F) 118、第二ECC电路117、 以及直接存储器存取(DMA )传送控制DMA控制器116。NAND接口(I/F) 118执行用于与四个NAND存储器10接口的处理。DMA传送控制DMA 控制器116执行NAND存储器10与DRAM 101之间的存取控制。
图22是处理器107的配置的框图。处理器107包括数据管理单元122、ATA命令处理单元123、安全管理单元124、启动加载器125、初始化管 理单元126,以及调试支持单元127。
数据管理单元122通过NAND控制器115和第一 ECC电路114而控 制NAND存储器10与DRAM 101之间的数据传送以及关于NAND芯片 的各种功能。
ATA命令处理单元123与数据管理单元122协作而通过ATA控制器 113和DRAM控制器119来执行数据传送处理。安全管理单元124与数据 管理单元122和ATA命令处理单元123协作而管理各种安全信息件。启 动加载器125在接通电源时将每一个管理程序(FW )从NAND存储器10 加载至SRAM 120。
初始化管理单元124执行驱动控制电路102内的每个控制器和电路的 初始化。调试支持单元127处理通过RS-232C接口而从外部来源供应的调 试数据。
图23是SSD 100安装于其上的便携式计算机200的一个实例的透视 图。该便携式计算机200包括主体201和显示单元202。显示单元202包 括显示外壳203和容纳在该显示外壳203内的显示装置204。
主体201包括壳体205、键盘(KB) 206、以及用作指点装置的触控 垫207。在壳体205中容纳主电路板、光盘驱动器(ODD)、卡插槽、SSD 100等。
与壳体205的周边壁邻近地设置该卡插槽。在该周边壁上设置面向该 卡插槽的开口 208。用户可通过开口 208将额外装置从壳体205外面插入 该卡插槽中并从该卡插槽中移除该额外装置。
SSD IOO可取代常皿盘驱动器(HDD)来安装在便携式计算机200 内。或者，SSD 100可通过插入在便携式计算机200中设置的卡插槽中而 用作额外装置。
图24是SSD 100安装于其上的便携式计算机200的系统配置的一个实 例的图。该便携式计算机200包括CPU 301、北桥302、主存储器303、视 频控制器304、音频控制器305、南桥309、基本输入输出系统只读存储器(BIOS-ROM) 310、 SSD 100、 ODD单元311、嵌入式控制器/键盘控制 器集成芯片(IC) (EC/KBC)312、网络控制器313等。
CPU 301是为控制便携式计算机200的操作而设置的处理器。CPU 301 运行从SSD 100加载到主存储器303上的操作系统(OS)。并且，当ODD 单元311可执行在从载入的光盘读取和写入该载入的光盘之间的至少一个 处理时，CPU301执行这些处理。CPU 301还运行存储在BIOS-ROM 310 中的系统BIOS。系统BIOS是用于在便携式计算机200内执行硬件控制的 程序。
北桥302是连接CPU 301的局域总线和南桥309的桥接装置。存取控 制主存储器303的存储器控制器也包括在北桥302中。北桥302还提供用 于通过加速图形口 (AGP)总线等来实现与视频控制器304和音频控制器 305的通信的功能。
主存储器303暂时存储程序和数据，并充当工作区。主存储器303由 例力口DRAM配置。
视频控制器304是视频再现控制器，其控制用作便携式计算机200的 显示监视器的显示单元202的液晶显示器(LCD) 316。
音频控制器305是音频再现控制器，其控制在便携式计算机200上的 扬声器306。
南桥309控制在低引脚计数总线314上的每一个装置以及在周边组件 互连总线315上的每一个装置。南桥309还通过ATA接口控制SSD 100。 SSD 100是存储各种软件和数据的存储器装置。
便携式计算机200以扇区为单位对SSD 100进行存取。便携式计算机 200通过ATA接口将写入命令、读出命令、清理命令等输入SSD 100中。
南桥309还提供用于存取控制BIOS-ROM 310和ODD单元311的功能。
EC/KBC 312是单芯片微型计算机，其中集成有用于电力管理的嵌入 式控制器和用于控制KB 206和触控垫207的键盘控制器。EC/KBC 312 提供用于响应于用户的电源M操作而开启和关闭便携式计算机200的电源的功能。网络控制器313是与外部网络(例如因特网)通信的通信装置。
根据上述实施例的每一者的半导体存储装置1不限于该SSD。例如， 可以将半导体存储装置1配置为由安全数码(SD )卡(注册商标)表示的 存储卡。当半导体存储装置1为存储卡时，除了〗更携式计算机之外，可将 该半导体存储装置l应用于各种电子装置，例如移动式电话、个人数码助
理(PDA)、数码静物相机以及数码摄像机。
权利要求
1.一种半导体存储装置，其包括非易失性半导体存储器，其按块来存储数据，所述块为数据擦除的单位；以及控制单元，其监控存储在选自所述块的受监控块中的数据的错误计数，并且刷新在其中所述错误计数等于或大于阈值的受监控块中的数据。
2. 根据权利要求l的半导体存储装置，其中所述控制单元包括 错误校正单元，其校正从所述块读出的数据中的，； 错误计数检测单元，其检测由所述错误校正单元校正的数据中的所述错误计数；监控单元，其将所述错误计数等于或大于第 一阈值的块^:定为所述受 监控块，并且以预定间隔读出所述受监控块中的数据；以及刷新单元，其对所述错误计数等于或大于第二阁值的所述受监控块执 行刷新操作，所述第二阔值大于所述第一阈值。
3. 根据权利要求2的半导体存储装置，其还包括第 一管理表，与所述受监控块对应的块号被登记到所述第 一管理表，其中所述监控单元通过参考所述第一管理表检测所述错误计数来监控在所 述受监控块中的数据的所述错误计数。
4. 根据权利要求3的半导体存储装置，其中所述监控单元从所述第一 管理表删除与对其执行所述刷新操作的所述受监控块对应的块号。
5. 根据权利要求l的半导体存储装置，其中所述控制单元包括 错误校正单元，其校正从所述块读出的数据中的错误； 错误计数检测单元，其检测由所述错误校正单元校正的数据中的所述错误计数；读出量检测单元，其检测从所述块读出的数据的量；监控单元，其将所述量等于或大于第三阈值的块设定为所述受监控块，并且以预定间隔读出所述受监控块中的数据；以及刷新单元，其对所述错误计数等于或大于所述阈值的所述受监控块执 行刷新操作。
6. 根据权利要求5的半导体存储装置，其还包括第 一管理表，与所述受监控块对应的块号4皮登记到所述第 一管理表，其中所述监控单元通过参考所述第一管理表检测所述错误计数来监控在所 述受监控块中的lt据的所述错误计数。
7. 根据权利要求6的半导体存储装置，其中所述监控单元从所述第一 管理表删除与对其执行所述刷新操作的所述受监控块对应的块号。
8. 根据权利要求6的半导体存储装置，其还包括第二管理表，从所述块读出的数据的量被登记到所述第二管理表，其中所述监控单元参考所述第二管理表将所述块登记到所述第 一管理表作 为所述受监控块。
9. 根据权利要求l的半导体存储装置，其中所述控制单元包括 错误校正单元，其校正从所述块读出的数据中的，； 错误计数检测单元，其检测由所述错误校正单元校正的数据中的所述错误计数；写入时间检测单元，其检测从将数据写入所述块中时起流逝的时间； 监控单元，其将所述流逝的时间等于或大于第四阈值的块设定为所述受监控块，并且以预定间隔读出所述受监控块中的数据；以及刷新单元，其对所述错误计数等于或大于所述阈值的所述受监控块执行刷新操作。
10. 根据权利要求9的半导体存储装置，其还包括第一管理表，与所述受监控块对应的块号被登记到所述第一管理表，其中所述监控单元通过参考所述第一管理表检测所述错误计数来监控在所述受监控块中的数据的所述错误计数。
11. 根据权利要求10的半导体存储装置，其中所述监控单元从所述第一管理表删除与对其执行所述刷新操作的所述受监控块对应的块号。
12. 根据权利要求10的半导体存储装置，其还包括 第三管理表，将数据写入这些块的写入时间被登记到所述第三管理表，其中所述监控单元通过参考所述第三管理表获取所述流逝的时间来将所述 块登记到所述第 一管理表作为所述受监控块。
13. 根据权利要求l的半导体存储装置，其中所述控制单元包括 错误校正单元，其校正从所述块读出的数据中的错误； 错误计数检测单元，其检测由所述错误校正单元校正的数据中的所述错误计数；写入序列检测单元，其检测将数据写入所述非易失性半导体存储器中 的块中的写入序列；监控单元，其将所述写入序号等于或小于第五阁值的块i殳定为所述受 监控块，并且以预定间隔读出所述受监控块中的数据；以及刷新单元，其对所述错误计数等于或大于所述阈值的所述受监控块执 行刷新操作。
14. 根据权利要求13的半导体存储装置，其还包括 第一管理表，与所述受监控块对应的块号被登记到所述第一管理表，其中所述监控单元通过参考所述第一管理表检测所述错误计数来监控在所 述受监控块中的数据的所述错误计数。
15. 根据权利要求H的半导体存储装置，其中所述监控单元从所述第 一管理表删除与对其执行所述刷新操作的所述受监控块对应的块号。
16. 根据权利要求14的半导体存储装置，其还包括 第四管理表，所述写入序号被登记到所述第四管理表，其中 所述监控单元参考所述第四管理表将所述块登记到所述第 一管理表作为所述受监控块。
17. 根据权利要求3的半导体存储装置，其还包括 第五管理表，登记到所述第一管理表的所述受监控块的登记序号被登记到所述第五管理表，其中当登记到所述第五管理表的所述受监控块的数目达到第六阈值时，所 述刷新单元对具有预先决定的登记序号的受监控块执行所述刷新操作。
18. 根据权利要求17的半导体存储装置，其中首先刷新所述受监控块 当中的具有较早登记序号的受监控块。
19. 根据权利要求3的半导体存储装置，其还包括 第六管理表，将与这样的块对应的块号登记到所述第六管理表，在这些块中不存储将要保持的数据，其中所述监控单元从所述第 一管理表删除与登记到所述第六管理表的所述 块对应的块号。
20. 根据权利要求3的半导体存储装置，其还包括 第七管理表，将与登记到所述第一管理表的所述受监控块对应的块号以及从存储在所述受监控块中的数据中检测到的所述错误计数登记到所述 第七管理表，其中所述监控单元基于登记在所述第七管理表中的所述错误计数来改变用 于登记到所述第 一管理表的所述受监控块的所述预定间隔。
21. 根据权利要求20的半导体存储装置，其中登记到所述第七管理表 的所述受监控块当中的具有高错误计数的受监控块的预定间隔短于具有低 错误计数的受监控块的预定间隔。
22. 根据权利要求21的半导体存储装置，其中所述预定间隔短于这样 的周期，所述周期从在存储于所述受监控块中的数据中发生超过所述第一 阈值的错误时开始，直至存储于所述受监控块中的数据的错误达到所述错 误校正单元的4^:校正能力的上限为止。
全文摘要
本发明提供一种半导体存储装置作为可以有效地执行刷新操作的半导体存储装置，其包括非易失性半导体存储器，其按块来存储数据，所述块为数据擦除的单位；以及控制单元，其监控存储在选自所述块的受监控块中的数据的错误计数，并且刷新在其中所述错误计数等于或大于阈值的受监控块中的数据。
文档编号G06F12/16GK101622607SQ20088000636
公开日2010年1月6日 申请日期2008年9月22日 优先权日2008年2月29日
发明者橘内和也, 檜田敏克, 浅野滋博, 矢野浩邦, 矢野纯二, 管野伸一 申请人:株式会社东芝