专利名称：具有节拍生成的集成半导体存储器的制作方法
技术领域：
本发明涉及一种具有节拍生成的集成半导体存储器。
背景技术：
在集成半导体存储器(例如DRAM半导体存储器)的存储过程中通常会有带上升脉冲及下降脉冲的节拍信号被释放出来。为此集成半导体存储器会受到一个具有外部节拍信号的存储器控制器的控制。在集成半导体存储器内，这个外部节拍信号会被输到一个节拍产生电路中。这个节拍产生电路会从这个由外部输入的节拍信号中产生一个内部节拍信号，这个内部节拍信号的频率稳定性及相位稳定性均高于外部节拍信号。
图4中带有一个节拍产生电路(10)的集成半导体存储器(100)能够产生一个内部节拍信号(Cint)。集成半导体存储器(100)具有一个接收外部节拍信号(Cext)用的节拍接口(T100a)及一个接收基准节拍(Vref)用的节拍接口(T100b)。外部节拍信号(Cext)及基准信号(Vref)是经由与节拍接口(T100a)及节拍接口(T100b)连接的输入接口(E10a，E10b)被输入节拍产生电路(10)。节拍产生电路(10)在分析过这两个信号后，会在输出接口(A10)产生内部节拍信号(Cint)，之后这个内部节拍信号就会被输入控制电路(20)。控制电路(20)是经由输入接口(E20)与集成半导体存储器的控制接口(S100)连接。为了存储数据及/或读取数据，控制电路(20)会被导向带有外部控制信号的控制接口(S100)。外部控制信号会与内部节拍信号(Cint)的上升脉冲及下降脉冲同步被控制电路(20)读入及分析。此外，集成半导体存储器还具有一个地址寄存器(30)。地址寄存器(30)的输入端与一个输入地址信号(AS)用的地址接口(A100)连接。地址信号(AS)会被暂时存储在地址寄存器(30)中，然后再被输送到控制电路(20)。
为了读取或写入数据，控制电路(20)会对地址信号(AS)及内部节拍信号(Cint)的上升及下降脉冲进行分析，并在存储单元区(40)中将之导向地址所属的存储单元(SZ)。以图4为例，图4的存储单元区(40)中有两个存储单元(SZ)，这两个存储单元(SZ)都是一种DRAM存储单元。DRAM存储单元(SZ)具有一个存储电容器(SC)，这个存储电容器(SC)可以经由一个选择晶体管(AT)与一条位线(BL)形成导电连接。为了从存储单元中读出一个数据值及/或将一个数据值写入存储单元，选择晶体管(AT)会被控制电路(20)产生的一个信号连接到一条字线(WE)。在进行读取动作时，存储的资料会经位线(BL)在数据接口(DIO)被读出。在进行写入动作时，要写入的数据会被输送到数据接口(DIO)，并经由位线(BL)被写入存储单元。
图5显示节拍产生电路(10)的作用方式。图5的图形显示外部节拍信号及内部节拍信号在一个时间区段(t)内的电压振幅(U)的变化情形。
图5的第1个图形显示外部节拍信号(Cext1)的电压振幅变化情形。从这个图形可以看出，在脉冲宽度(TD)期间，电压振幅是在第一个较高的电压振幅(PE1)及第二个较低的电压振幅(PE2)之间变化情形。
图5的第2个图形显示在以图5第1个图形的外部节拍信号(Cext1)触发的情况下，由节拍产生电路(10)产生的内部节拍信号(Cint)的电压振幅的变化情形。从这个图形可以看出，内部节拍信号的电压振幅是在第一个较高电压振幅(PI1)及第二个较低的电压振幅(PI2)之间变化。当外部节拍信号(Cext1)的电压振幅高于节拍产生电路(10)的一个灵敏度基准值(Vref)，节拍产生电路(10)就会产生一个具有较高的电压振幅(PI1)的内部节拍信号。反之，当外部节拍信号(Cext1)的电压振幅低于节拍产生电路(10)的一个灵敏度基准值(Vref)，节拍产生电路(10)就会产生一个具有较低的电压振幅(PI2)的内部节拍信号。
此外，在图5的第1个图形中还标示出节拍产生电路(10)的一个灵敏度时间(TE)。所谓灵敏度时间(TE)是指外部节拍信号的电压振幅在节拍产生电路(10)中至少必须保持的最短时间，以便节拍产生电路(10)能够产生内部节拍信号(Cint)的第一个电压振幅(PI1)或第二个电压振幅(PI2)。如果外部节拍信号的电压振幅至少在灵敏度时间(TE)期间保持在一个高于或低于基准信号(Vref)之电压振幅的程度，则外部节拍信号在高于或低于基准信号之电压振幅的电压振幅变化将会被节拍产生电路(10)视为仅是在内部节拍信号的两个电压振幅(PI1，PI2)之间的变化。
图5的第3个图形显示一个外部节拍信号(Cext2)，相较于外部节拍信号(Cext1)，外部节拍信号(Cext2)具有较低的信/噪比。图5的第4个图形显示当节拍产生电路(10)被图3第3个图形显示的外部节拍信号(Cext2)的有噪声的信号电平控制时，内部节拍号(Cint)的变化情形。从图形4可看出，当外部节拍信号(Cext2)处在上升脉冲(F1)及下降脉冲(F2)时，内部节拍号(Cint)会在内部节拍信号的两个高低电压振幅(PI1，PI2)之间变换多次。内节拍信号之所以会出现这种频繁的变化现象是因为有噪声的外部节拍信号(Cext2)的信号幅度在上升脉冲及下降脉冲区域中多次高于及/或低于基准信号(Vref)的信号电平。因此外部节拍信号的输入噪声(Jitter)会导致内部芯片逻辑(电路)的开关特性不受控制。
图6显示一种以现有技术制成的节拍产生电路(10)的实施方式。节拍产生电路构成接通供电电压(VDD)的接口(V10a)及接通基准电压(VSS)的接口(V10b)之间的一种差频信号放大器。差频信号放大器具有第一个输入晶体管(13)及第二个输入晶体管(14)，其中第一个输入晶体管(13)的控制接口与节拍产生电路的输入接口(E10a)连接，第一个输入晶体管(14)的控制接口则与节拍产生电路的输入接口(E10b)连接。
相较于图4显示的节拍产生电路的经过简化的实施方式，图6显示的差频信号放大器是由第一个外部节拍信号(CLK)及与其互补的第二个外部节拍信号(/CLK)所控制。例如当集成半导体存储器是由一个存储器控制器所控制时，这种控制方式通常被应用在计算器上。当第一个外部节拍信号(CLK)的电压振幅变化曲线与第二个外部节拍信号(/CLK)的电压振幅变化曲线相交(crossing point)时，节拍产生电路就会产生一个从低(Low)往高(High)的电平过渡，或是一个从高(High)往低(Low)的电平过渡。电源(17b)在输入晶体管(13，14)的一个共同的接口上产生电流(I)。此外，输入晶体管(13，14)经由出自作为电流反射器的晶体管(15，16)的一个主动负载与接口(V10a)连接，以便接通供电电压(VDD)。差频信号放大器在输出端产生一个被输往锁存器(18)的差频信号(DS)。锁存器(18)包括两个与节拍产生电路(10)的输出接口(A10)连接的反馈的换流器(19a，19b)。换流器(19a)会在输出端产生内部节拍信号(Cint)的高电平或低电平。换流器(19a)通常是作为一个放大系数较大的放大器，而换流器(19b)则是作为一个放大系数较小的放大器。经由换流器(19b)产生的反馈是一种正反馈。这种正反馈作用可以避免在输入节拍信号(CLK)的电压振幅出现短时间的变化时差频放大器被切换。
利用以上描述的电路可以大幅降低因有噪声的外部节拍号导致内部节拍信号的不良节拍信号过渡的发生机率。不过这种解决问题的方法的缺点是正反馈会导致差频放大器对于外部节拍信号在其输入接口(E10a，E10b)处的电压振幅的灵敏度降低。当外部节拍信号很微弱时，也就是当外部节拍信号的高电平较低及/或低电平较高时，差频放大器就会无法辨识外部节拍信号的高低电平(HiGH-Low)过渡或低高(Low-High)电平过渡。因此能够经由差频放大器产生的内部节拍信号的频率就会受到反馈强度的限制，因而导致节拍产生电路的动作变慢。
另外一个缺点是，代表高/低电平时间比例的节拍产生电路的工作循环(Duty-Cycle)会因为正反馈而受到过程很大的影响。换流器(19a，19b)的p信道晶体管及/或n信道晶体管的饱和电流的改变会造成高电平及低电平在正反馈时会有不同的反馈强度。这将导致微弱的外部节拍信号或极高频率的外部节拍信号的工作循环极度恶化如图4所示，如果差频放大器(10)在其第二个输入晶体管(14)上不是由互补的外部节拍信号(/CLK)控制，而是由一个固定不变的基准信号(Vref)所控制，则前面提及的反馈会受过程影响的缺点也会造成很大的问题。为了进行测试，在测试系统中，集成半导体存储器的一个节拍接口通常会被连接到基准信号的一个固定不变的电平上。
发明内容
本发明的目的是提供一种集成半导体存储器，这种集成半导体存储器的节拍产生电路所产生的内部节拍信号能够与外部节拍信号的性质相配合。本发明的另外一个目的是提出一种作集成半导体存储器的方法，利用这种方法可以使所产生的内部节拍信号能够与外部节拍信号的性质相配合。
本发明提出的集成半导体存储器具有一个节拍接口，其任务是接通一个带节拍信号电平的外部节拍信号。此外，本发明提出的集成半导体存储器还具有一个节拍产生电路，其任务是受外部节拍信号控制产生一个内部节拍信号。当外部节拍信号的节拍信号电平高于节拍产生电路的一个灵敏度电平，而且节拍产生电路至少在节拍产生电路的一个灵敏度时间期间受到外部节拍信号的节拍信号电平的控制，则节拍产生电路(10)就会产生带有第一个电平(PI1)的内部节拍信号；当外部节拍信号的节拍信号电平低于灵敏度电平，而且节拍产生电路至少在节拍产生电路的一个灵敏度时间期间受到外部节拍信号的节拍信号电平(PE2)的控制，则节拍产生电路就会产生带有第二个电平的内部节拍信号。此外，本发明提出的集成半导体存储器还具有一个控制电路，其任务是控制由外部节拍信号控制的节拍产生电路。这个控制电路能够改变节拍产生电路的灵敏度时间。
因此，只有在外部节拍信号的节拍信号电平至少在一个灵敏度时间期间是高于或低于节拍产生电路的灵敏度电平的情况下，节拍产生电路才会对外部节拍信号的变化作出反应。按照本发明的方式，节拍产生电路的灵敏度时间是可以改变的。如果将节拍产生电路的灵敏度时间设定成较短的时间，当节拍产生电路在高于及/或低于其灵敏度电平的范围受到外部节拍信号的短时间电平变化的控制，节拍产生电路就会随着其产生的内部节拍信号的电平变化而作出反应；如果将节拍产生电路的灵敏度时间设定成较长的时间，当节拍产生电路受到长期性外部节拍信号的电平变化的控制，节拍产生电路就只会对内部节拍信号的电平变化作出反应。因此，节拍产生电路就不会将一个与外部节拍信号重叠的高频率的输入噪声(Jitter)转换成内部节拍信号电平变化。
根据本发明的集成半导体电路的一种有利的实施方式，可以用第一个外部节拍信号及第二个外部节拍信号对控制电路进行控制。第一个外部节拍信号的信/噪比高于第二个外部节拍信号的信/噪比。在以第一个外部节拍信号对控制电路进行控制时，控制电路会缩短节拍产生电路的灵敏度时间；在以第二个外部节拍信号对控制电路进行控制时，控制电路会延长节拍产生电路的灵敏度时间。
根据本发明的集成半导体电路的一种有利的实施方式，第一个外部节拍信号的频率及相位稳定性高于第二个外部节拍信号的频率及相位稳定性。在以第一个外部节拍信号对控制电路进行控制时，控制电路会缩短节拍产生电路的灵敏度时间；在以第二个外部节拍信号对控制电路进行控制时，控制电路会延长节拍产生电路的灵敏度时间。
在以一个高品质的外部节拍信号(也就是说信/噪比较高及/或频率稳定性及相位稳定性较高的外部节拍信号)控制集成半导体存储器时，节拍产生电路的灵敏；度时间会被控制电路缩短。也就是说节拍产生电路对于外部节拍信号的变化会作出更快速的反应。这表示当控制电路受到一个低于其灵敏度电平之外部节拍信号电平的一个期限极短的变化的控制时，控制电路会产生一个较低的内部节拍信号电平。反之，当控制电路受到一个高于其灵敏度电平之外部节拍信号电平的一个期限极短的变化的控制时，控制电路会产生一个较高的内部节拍信号电平。经由这种方式就可以将一个高频率且没有噪声的外部节拍信号转换成一个高频率的内部节拍信号。
当集成半导体存储器受到一个低品质的外部节拍信号的控制，例如受到信/噪比较低及/或频率稳定性及相位稳定性较低的外部节拍信号的控制，控制电路就会延长节拍产生电路的灵敏度时间。这样就可以确保节拍产生电路不会将不良的电平变化(例如在有噪声的外部节拍信号上发生的电平变化)转换成内部节拍信号电平变化。也就是说，节拍产生电路只会将高于及/或低于其灵敏度电平的外部信号电平的长期性变化转换成内部节拍信号电平变化。这样就可以防止重叠在外部节拍信号上的高频率噪声导致节拍产生电路出现不良的开关状态。
在对集成半导体存储器进行测试时，测试系统通常会以一个品质不良的外部节拍信号来控制集成半导体存储器。这个品质不银的外部节拍信号除了具有较低的信/噪比及较低的频率稳定性及相位稳定性外，也具有较低的频率。根据本发明的集成半导体存储器的另外一种有利的实施方式，控制电路会依据控制它的外部节拍信号的频率对这个外部节拍信号进行分析。如果控制电路是受到频率较低的外部节拍信号所控制，例如受到一个由测试装置设定的有噪声的外部节拍信号的控制，控制电路就会延长节拍产生电路的灵敏度时间。存储器控制器产生的高频率的节拍信号通常都是高品质的节拍信号。根据本发明的方式，当控制电路受到频率较高的外部节拍信号的控制，控制电路就会缩短节拍产生电路的灵敏度时间。
根据本发明的集成半导体存储器的另外一种有利的实施方式，节拍产生电路具有第一个节拍电路及第二个节拍电路，而且第一个节拍电路的灵敏度时间短于第二个节拍电路的灵敏度时间。当控制电路是由第一个外部节拍信号所控制，则节拍产生电路是经由第一个节拍电路产生内部节拍信号；当控制电路是由第二个外部节拍信号所控制，则节拍产生电路是经由第二个节拍电路产生内部节拍信号。
依据本发明的一种有利的实施方式，节拍产生电路具有一个差频放大器。这个差频放大器具有第一个输入晶体管、第二个输入晶体管、以及一个可控制的电源，且这个可控制的电源与第一个及第二个输入晶体管的一个共同接口连接。在这种实施方式中，当控制电路受到第一个外部节拍信号的控制，节拍产生电路会使可控制的电源在第一个及第二个输入晶体管的共同接口产生一个较强的电流；当控制电路受到第二个外部节拍信号的控制，节拍产生电路会使可控制的电源在第一个及第二个输入晶体管的共同接口产生一个较弱的电流。
以下将说明本发明提出的一种产生节拍信号以驱动集成半导体存储器的方法。
选择一个能够以一种带有节拍信号电平的外部节拍信号控制的集成半导体存储器。这种集成半导体存储器具有第一个节拍电路，且这个第一个节拍电路具有第一个灵敏度时间及一个灵敏度时电平，当第一个节拍电路至少在第一个灵敏度时间期间受到外部节拍信号的高于第一个节拍电路之灵敏度电平的节拍信号电平的控制，则第一个节拍电路的输出端会产生一个带有第一个电平的内部节拍信号；当第一个节拍电路至少在第一个灵敏度时间期间受到外部节拍信号的低于第一个节拍电路之灵敏度电平的节拍信号电平的控制，则第一个节拍电路的输出端会产生一个带有第二个电平(PI2)的内部节拍信号。此外，这种集成半导体存储器还具有第二个节拍电路，这个第二个节拍电路具有第二个灵敏度时间及一个灵敏度时电平，当第二个节拍电路至少在第二个灵敏度时间期间受到外部节拍信号的高于第二个节拍电路之灵敏度电平的节拍信号电平的控制，则第二个节拍电路的输出端会产生一个带有第一个电平的内部节拍信号；当第二个节拍电路至少在第二个灵敏度时间期间受到外部节拍信号的低于第二个节拍电路之灵敏度电平的节拍信号电平的控制，则第二个节拍电路的输出端会产生一个带有第一个电平的内部节拍信号。这种集成半导体存储器的第一个节拍电路的第一个灵敏度时间应短于二个节拍电路(12)的第二个灵敏度时间。这种集成半导体存储器可以受到高频率的第一个外部节拍信号及低频率的第二个外部节拍信号的控制。接着将一个控制位置于一个带有第一种状态的寄存器中。然后以第一个外部节拍信号控制集成半导体存储器。此时带有第一种状态的控制位会启动第一个节拍电路，以产生内部节拍信号。接着将一个控制位置于一个带有第二种状态的寄存器中。然后以第二个外部节拍信号控制集成半导体存储器。此时带有第二种状态的控制位会启动第二个节拍电路，以产生内部节拍信号。
本发明提出的一种产生节拍信号以驱动集成半导体存储器的方法的另外一种实施方式是选择一种能够以一个外部节拍信号控制的集成半导体存储器。这种集成半导体存储器具有一个节拍产生电路，这个节拍产生电路具有一个差频放大器，这个差频放大器具有的一个可控制的电源可以产生一个流入差频放大器的电流。接着以一个外部节拍信号(Cext)控制集成半导体存储器。然后测定外部节拍信号的频率。如果测定结果显示外部节拍信号的频率高于某一个频率阈值，则应增强从可控制的电源流入差频放大器的电流；反之如果测定结果显示外部节拍信号的频率低于某一个频率阈值，则应减弱从可控制的电源流入差频放大器的电流。
本发明提出的集成半导体存储器及产生节拍信号以驱动集成半导体存储器的方法的其它有利的实施方式均记载于本发明的从属权利要求中。
以下配合附图及本发明的实施方式对本发明的内容作进一步的说明。
图1依据本发明的方式设计用来产生内部节拍信号的集成电路的第一种实施方式。
图2依据本发明的方式设计用来产生内部节拍信号的集成电路的第二种实施方式。
图3依据本发明的方式设计用来产生内部节拍信号的集成电路的第三种实施方式。
图4依据现有技术设计用来产生内部节拍信号的集成电路的一种实施方式。
图5一个集成半导体存储器的内部节拍信号及外部节拍信号的时间变化曲线。
图6依据现有技术设计用来产生内部节拍信号的节拍产生电路一种
具体实施例方式
附图1，2，3中的集成半导体存储器具有在图4已经描述过的地址寄存器(30)及带有存储单元的存储单元区(40)，其中地址寄存器(30)是供暂时存储地址(AS)之用，经由数据接口(DIO)可以将数据写入存储单元区(40)的存储单元，也可以经由数据接口(DIO)从存储单元区(40)的存储单元将数据读出。关于这种电路组件的作用方式请参见本发明书中关于图4的说明。
图1显示依据本发明的方式设计用来产生内部节拍信号的集成电路的第一种实施方式。除了地址寄存器(30)及存储单元区(40)外，这种集成半导体存储器还具有一个节拍产生电路(10)及一个控制电路(20)。节拍产生电路(10)经由第一个输入接口(E10a)及第二个输入接口(E10b)与一个外部节拍接口(T100a)连接，以接通一个外部节拍信号(Cext)，节拍产生电路(10)同时还经由第二个输入接口(E10b)与集成半导体存储器的一个节拍接口(T100b)连接，以接通一个灵敏度电平(Vref)。节拍产生电路(10)具有第一个节拍电路(11)及第二个节拍电路(12)。
第一个节拍电路(11)的灵敏度时间短于第二个节拍电路(12)的灵敏度时间。由于灵敏度时间是指节拍电路(10)必至少被一个带有高电平或低电平的外部节拍信号控制的时间，以便在出口端产生带有第一个电平(PE1)或第二个电平(PE2)的内部节拍电路，因此第二个节拍电路(12)只会对外部节拍信号(Cext)的缓慢变化的电平作出反应。反之，由于灵敏度时间较短，第一个节拍电路(11)会对外部节拍信号(Cext)在高电平(PE1)及低电平(PE2)之间的短暂变化作出反应。
因此，当集成半导体存储器是受到一个信/噪比较高及频率稳定性及相位稳定性均较高的外部节拍信号所控制，则应使用第一个节拍电路(11)来产生内部节拍信号。也就是说如果控制集成半导体存储器是一个高品质的外部节拍信号，则应使用第一个节拍电路(11)来产生内部节拍信号。此处所称的高品质的外部节拍信号尤其是指具有高频率的外部节拍信号，例如由计算器的记体控制器所产生的外部节拍信号。
反之，当集成半导体存储器是受到一个信/噪比较低及频率稳定性及相位稳定性均较低的外部节拍信号所控制，则应使用第二个节拍电路(12)来产生内部节拍信号。例如，当为了测试目的而以频率较低的测试系统控制集成半导体存储器时，即应使用第二个节拍电路(12)来产生内部节拍信号。
第一个节拍电路(11)及第二个节拍电路(12)会在节拍产生电路(10)的一个输出接口(A10)产生内部节拍信号(Cint)，脍欧再传送到控制电路(20)，以控制内部芯片逻辑(电路)。
控制电路(20)具有一个存储单元(21)，例如一个寄存器。在DRAM半导体存储器中的寄存器最好是一种模式寄存器，或是一种扩大模式寄存器。在这个寄存器中可以存放一个带有第一种状态(例如状态1)的控制位(B)，或是存放一个带有第二种状态(例如状态0)的控制位(B)。控制电路(20)会依据控制位(B)的状态以控制信号(S)控制节拍产生电路(10)。例如，当控制位(B)的逻辑状态为1的时候，控制电路(20)就会在输出端产生一个具有第一种状态的控制信号。反之，当存储单元(21)存放的控制位(B)具有第二种状态的时候，控制电路(20)就会以一个具有第二种状态的控制信号(S)来控制节拍产生电路(10)。当节拍产生电路受到具有第一种状态的控制信号(S)的控制，节拍产生电路就会选择第一个节拍电路(11)来产生内部节拍信号(Cint)，反之，当节拍产生电路受到具有第二种状态的控制信号(S)的控制，节拍产生电路就会选择第二个节拍电路(12)来产生内部节拍信号(Cint)。在控制电路(20)的控制接口(S100)接通一个控制信号(SB)就可以将控制位(B)以第一种状态或第二种状态的方式存储在存储单元(21)中。
例如，当集成半导体存储器是在一部计算器中被使用，而且是受到一个存储器管理器的控制，由于存储器管理器产生的节拍信号通常是一种带有高频率且具有较高的信/噪比及频率稳定性及相位稳定性的外部节拍信号，因此存储器管理器在启动半导体存储器进行读取及写入动作之前，会先将具有第一种状态的控制位(B)登记到存储单元(21)中。反之，当集成半导体存储器(100)为了测试目的而受到测试系统的控制，由于这种测试系统产生的节拍信号通常是一种带有低频率且具有较低的信/噪比及频率稳定性及相位稳定性的外部节拍信号，因此测试系统会经由控制接口(S100)将具有第二种状态的控制位(B)登记到存储单元(21)中。也就是说，应用在计算器中的集成半导体存储器是以第一个控制电路(11)来产生内部节拍号号(Cint)，而在接受测试时则是以第二个控制电路(12)来产生内部节拍信号(Cint)。
图2显示依据本发明的方式设计用来产生内部节拍信号(Cint)的集成电路的第二种实施方式。集成半导体存储器具有一个节拍产生电路(10)。节拍产生电路(10)经由第一个输入接口(E10a)与一个外部节拍接口(T100a)连接，以接通一个外部节拍信号(Cext)，节拍产生电路(10)同时还经由第二个输入接口(E10b)与一个节拍接口(T100b)连接，以接通一个灵敏度电平(Vref)。节拍产生电路(10)还具有在图1的说明中已经描述过的第一个节拍电路(11)及第二个节拍电路(12)，其中第一个节拍电路(11)的灵敏度时间(TE)短于第二个节拍电路(12)的灵敏度时间(TE)。第一个节拍电路(11)或第二个节拍电路(12)会视情况被选择性的启动，以便在节拍产生电路(10)的输出端接口(A10)产生内部节拍信号(Cint)。节拍产生电路(10)是以控制电路(10)产生的一个具有第一种状态或第二种状态的控制信号(S)来启动第一个节拍电路(11)或第二个节拍电路(12)。
控制电路(20)具有一个分析电路(22)，经由控制接口(S100)可以将外部节拍信号(Cext)输入分析电路(22)。分析电路(22)的任务是分析外部节拍信号(Cex)的信/噪比及/或频率及/或频率稳定性及相位稳定性。例如，分析电路(22)会将外部节拍信号(Cex)的信/噪比及/或频率及/或频率稳定性及相位稳定性与信/噪比及/或频率及/或频率稳定性及相位稳定性的阈值值作一比较。当比较结果显示外部节拍信号(Cex)的信/噪比及/或频率及/或频率稳定性及相位稳定性高于阈值值，控制电路(20)就会在输出端产生一个具有第一种状态的控制信号(S)。反之，当比较结果显示外部节拍信号(Cex)的信/噪比及/或频率及/或频率稳定性及相位稳定性低于阈值值，控制电路(20)就会在输出端产生一个具有第二种状态的控制信号(S)。
当节拍产生电路(10)受到控制电路(20)产生的具有第一种状态的控制信号(S)的控制，节拍产生电路(10)就会启动灵敏度时间(TE)较短的第一个节拍电路(11)，以产生内部节拍信号(Cint)。反之，当节拍产生电路(10)受到控制电路(20)产生的具有第二种状态的控制信号(S)的控制，节拍产生电路(10)就会启动灵敏度时间(TE)较长的第二个节拍电路(12)，以产生内部节拍信号(Cint)。在后者的情况中，集成半导体存储器(100)是受到一个品质较差的外部节拍信号的控制，例如受到一个由测试系统产生的具有较低的信/噪比及/或较低的频率及/或较低的频率稳定性及相位稳定性的外部节拍信号的控制。如果集成半导体存储器(100)启动的是灵敏度时间(TE)较短的第一个节拍电路(11)，则表示集成半导体存储器(100)是受到一个品质较高的的外部节拍信号的控制，例如受到一个由计算器的存储器管理器产生的具有较高的信/噪比及/或较高的频率及/或较高的频率稳定性及相位稳定性的外部节拍信号的控制。在这种情况下，节拍产生电路对于外部控制信号电平的变化会作出更灵敏的反应。
图3显示依据本发明的方式设计用来产生内部节拍信号的集成电路的第三种实施方式。集成半导体存储器具有一个控制电路(20)。经由第一个控制接口(S100a)可以将一个外部节拍信号(CLK)输入控制电路(20)；经由第二个控制接口(S100b)可以将一个与外部节拍信号(CLK)互补的外部节拍信号(/CLK)输入控制电路(20)。因此，在图3的实施方式中，控制电路(20)会受到由两个彼此互补的单一信号构成的一个外部节拍信号的控制。控制电路(20)具有一个在关于图2的说明中已经描述过的分析电路(22)，这个分析电路(22)的任务是分析外部节拍信号的信/噪比及/或频率及/或频率稳定性及相位稳定性。
节拍产生电路(10)经由第一个输入接口(E10a)与集成半导体存储器的第一个节拍接口(T100a)连接，以接通外部节拍信号(CLK)；节拍产生电路(10)经由第二个输入接口(E10b)与集成半导体存储器的第二个节拍接口(T100b)连接，以接通一个与外部节拍信号(CLK)互补的外部节拍信号(/CLK)。节拍产生电路(10)会受到由两个彼此互补的信号成份(CLK，/CLK)构成的一个外部节拍信号的控制。节拍产生电路(10)经由第一个接口(V10a)与集成半导体存储器的一个接口(V100a)连接，以接通电源电压(VDD)；节拍产生电路(10)经由第二个接口(V10b)与集成半导体存储器的一个接口(V100b)连接，以接通基准电压(VSS)。在本实施方式中，节拍产生电路(10)系作为一个差频放大器(10a)。差频放大器(10a)具有在关于图6的说明中已经描述过的输入晶体管(13，14)。输入晶体管(13，14)的控制接口与输入接口(E10a，E10b)连接。此外，差频放大器(10a)还具有作为电流电平晶体管(15，16)。不同于图6的实施方式是，在本实施方式中，差频放大器(10a)在两个输入晶体管(13，14)的共同接口(GS)及接口(V10b)之间有一个可控制的电源，例如在本实施方式中是以一个简单的可变电阻(17a)作为这个可控制的电源。这个可控制的电源(17a)受到控制电路(20)产生的控制信号(S)的控制。
当分析电路(22)受到一个具有较低的信/噪比及/或较低的频率及/或较低的频率稳定性及相位稳定性的外部节拍信号(CLK，/CLK)的控制，分析电路(22)就会经由控制信号(S)控制可控制的电源(17a)，以减弱从可控制的电源流入差频放大器(10a)的电流(I)。例如可以经由提高可变电阻(17a)的电阻值来达到这个目的。由于从可控制的电源(17)流入差频放大器(10a)的电流减弱，差频放大器(10a)的灵敏度就会小于外部节拍信号的电平变化。例如，当电平长时间低于灵敏度电平时，差频放大器(10a)就会等到外部节拍信号的电平低于一个灵敏度阈值时，才会对这个电平作出反应。这样就可以避免因为有噪声的外部节拍信号的电平发生变化，使其短时间处在高于或低于灵敏度电平(Vref)的位置，因而导致内部节拍信号(Cint)的电平出现不良的变化。
反之，当分析电路(22)受到一个具有较高的信/噪比及/或较高的频率及/或较高的频率稳定性及相位稳定性的外部节拍信号(CLK，/CLK)的控制，分析电路(22)就会经由控制信号(S)控制可控制的电源(17a)，以增强从可控制的电源流入差频放大器(10a)的电流(I)。这样差频放大器(10a)的灵敏度就会大于外部节拍信号的电平变化。由于差频放大器(10a)的灵敏度时间较短，因此当外部节拍信号(Cext)的电平短时间处在高于或低于灵敏度电平(Vref)的位置，差频放大器(10a)就会立刻对此作出反应。
附图标记说明10 节拍产生电路11，12 节拍电路20 控制电路21 存储单元22 分析电路30 控制电路40 存储单元区15，16 电流电平晶体管13，14 输入晶体管17a可控制的电源18 锁存器19 换流器Cext 外部节拍信号Cint 内部节拍信号Vref 基准信号SB 控制信号AS 地址信号S 控制信号E 输入接口A 输出接口DIO数据输入接口及数据输出接口100集成半导体存储器CLK节拍信号/CLK 互补节拍信号VDD供电电压VSS基准电压DS 差频信号
PE外部节拍信号的电平PI内部节拍信号的电平TE灵敏度时间TD脉冲宽度BL位线WL字线SZ存储单元AT选择晶体管SC存储电容器
权利要求
1.一种集成半导体存储器，其特征为--具有一个节拍接口(T100a)，其任务是接通一个带节拍信号电平(PE1，PE2)的外部节拍信号(Cext)；--具有一个节拍产生电路(10)，其任务是受外部节拍信号(Cext)控制产生一个内部节拍信号(Cint)；--当外部节拍信号(Cext)的节拍信号电平(PE1)高于节拍产生电路的一个灵敏度电平(Vref)，而且节拍产生电路至少在节拍产生电路的一个灵敏度时间(TE)期间受到外部节拍信号(Cext)的节拍信号电平(PE1)的控制，则节拍产生电路(10)就会产生带有第一个电平(PI1)的内部节拍信号(Cint)；--当外部节拍信号(Cext)的节拍信号电平(PE2)低于灵敏度电平(Vref)，而且节拍产生电路至少在节拍产生电路的一个灵敏度时间(TE)期间受到外部节拍信号(Cext)的节拍信号电平(PE2)的控制，则节拍产生电路(10)就会产生带有第二个电平(PI2)的内部节拍信号(Cint)；--具有一个控制电路(20)，其任务是控制由外部节拍信号(Cext)控制的节拍产生电路(10)；--控制电路(20)能够改变节拍产生电路(10)的灵敏度时间(TE)。
2.如权利要求1的集成半导体存储器，其特征为--可以用第一个外部节拍信号(Cext1)及第二个外部节拍信号(Cext2)对控制电路(20)进行控制；--第一个外部节拍信号(Cext1)的频率高于第二个外部节拍信号(Cext2)的频率；--在以第一个外部节拍信号(Cext1)对控制电路(20)进行控制时，控制电路(20)会缩短节拍产生电路(10)的灵敏度时间(TE)；在以第二个外部节拍信号(Cext2)对控制电路(20)进行控制时，控制电路(20)会延长节拍产生电路(10)的灵敏度时间(TE)。
3.如权利要求1的集成半导体存储器，其特征为--可以用第一个外部节拍信号(Cext1)及第二个外部节拍信号(Cext2)对控制电路(20)进行控制；--第一个外部节拍信号(Cext1)的信/噪比高于第二个外部节拍信号(Cext2)的信/噪比；--在以第一个外部节拍信号(Cext1)对控制电路(20)进行控制时，控制电路(20)会缩短节拍产生电路(10)的灵敏度时间(TE)；在以第二个外部节拍信号(Cext2)对控制电路(20)进行控制时，控制电路(20)会延长节拍产生电路(10)的灵敏度时间(TE)。
4.如权利要求1的集成半导体存储器，其特征为--可以用第一个外部节拍信号(Cext1)及第二个外部节拍信号(Cext2)对控制电路(20)进行控制；--第一个外部节拍信号(Cext1)的频率及相位稳定性高于第二个外部节拍信号(Cext2)的频率及相位稳定性；--在以第一个外部节拍信号(Cext1)对控制电路(20)进行控制时，控制电路(20)会缩短节拍产生电路(10)的灵敏度时间(TE)；在以第二个外部节拍信号(Cext2)对控制电路(20)进行控制时，控制电路(20)会延长节拍产生电路(10)的灵敏度时间(TE)。
5.如权利要求1至4中的任一项的集成半导体存储器，其特征为--节拍产生电路(10)具有第一个节拍电路(11)及第二个节拍电路(12)；--第一个节拍电路(11)的灵敏度时间(TE)短于第二个节拍电路(12)的灵敏度时间(TE)。
6.如权利要求5的集成半导体存储器，其特征为当控制电路(20)由第一个外部节拍信号(Cext1)所控制，则节拍产生电路(10)经由第一个节拍电路(11)产生内部节拍信号(Cint)；当控制电路(20)由第二个外部节拍信号(Cext2)所控制，则节拍产生电路(10)经由第二个节拍电路(12)产生内部节拍信号(Cint)。
7.如权利要求2至4任一的集成半导体存储器，其特征为--节拍产生电路(10)具有一个差频放大器(10a)；--节拍产生电路(10)的差频放大器(10a)具有第一个输入晶体管(13)、第二个输入晶体管(14)、以及一个可控制的电源(17a)，且这个可控制的电源(17a)与第一个及第二个输入晶体管(13，14)的一个共同接口(GS)连接；--当控制电路(20)受到第一个外部节拍信号(Cext1)的控制，节拍产生电路(10)会使可控制的电源(17a)在第一个及第二个输入晶体管(13，14)的共同接口(GS)产生一个较强的电流；当控制电路(20)受到第二个外部节拍信号(Cext2)的控制，节拍产生电路(10)会使可控制的电源(17a)在第一个及第二个输入晶体管(13，14)的共同接口(GS)产生一个较弱的电流。
8.如权利要求2至7中的任一项的集成半导体存储器，其特征为--控制电路(20)可以用一个控制信号(S)控制节拍产生电路(10)；--当控制电路(20)受到第一个外部节拍信号(Cext1)的控制，则控制电路(20)会以控制信号(S)的第一种状态控制节拍产生电路(10)；当控制电路(20)受到第二个外部节拍信号(Cext2)的控制，则控制电路(20)会以控制信号(S)的第二种状态控制节拍产生电路(10)。
9.如权利要求8的集成半导体存储器，其特征为--控制单元(20)具有一个存储控制位(B)用的存储单元(21)；--当控制位(B)具有第一种状态，则控制电路(20)会以控制信号(S)的第一种状态控制节拍产生电路(10)；当控制位(B)具有第二种状态，则控制电路(20)会以控制信号(S)的第二种状态控制节拍产生电路(10)。
10.如权利要求8的集成半导体存储器，其特征为--控制电路(20)具有一个测定电路(22)；--当测定电路(22)受到第一个外部节拍信号(Cext1)的控制，则测定电路(22)会测定外部节拍信号(Cext1，Cext2)，并产生具有第一种状态的控制信号(S)；当测定电路(22)受到第二个外部节拍信号(Cext2)的控制，则测定电路(22)会产生具有第二种状态的控制信号(S)。
11.如权利要求10的集成半导体存储器，其特征为测定电路(22)测定出外部节拍信号(Cext)的频率。
12.如权利要求10的集成半导体存储器，其特征为测定电路(22)测定出外部节拍信号(Cext)的信/噪比。
13.如权利要求10的集成半导体存储器，其特征为测定电路(22)测定出外部节拍信号(Cext)的频率稳定性及相位稳定性。
14.一种产生节拍信号以驱动集成半导体存储器的方法，这种方法具有以下的步骤--选择一个能够以一种带有节拍信号电平(PE1，PE2)的外部节拍信号(Cext)控制的集成半导体存储器；--选择一种具有第一个节拍电路(11)的集成半导体存储器，该第一个节拍电路(11)具有第一个灵敏度时间及一个灵敏度时电平(Vref)，当第一个节拍电路(11)至少在第一个灵敏度时间期间受到外部节拍信号(Cext)的高于第一个节拍电路之灵敏度电平(Vref)的节拍信号电平(PE1)的控制，则第一个节拍电路(11)的输出端(A10)会产生一个带有第一个电平(PI1)的内部节拍信号(Cint)；当第一个节拍电路(11)至少在第一个灵敏度时间期间受到外部节拍信号(Cext)的低于第一个节拍电路之灵敏度电平(Vref)的节拍信号电平(PE2)的控制，则第一个节拍电路(11)的输出端(A10)会产生一个带有第二个电平(PI2)的内部节拍信号(Cint)；--选择一种具有第二个节拍电路(12)的集成半导体存储器，该第二个节拍电路(12)具有第二个灵敏度时间及一个灵敏度时电平(Vref)，当第二个节拍电路(12)至少在第二个灵敏度时间期间受到外部节拍信号(Cext)的高于第二个节拍电路之灵敏度电平(Vref)的节拍信号电平(PE1)的控制，则第二个节拍电路(12)的输出端(A10)会产生一个带有第一个电平(PI1)的内部节拍信号(Cint)；当第二个节拍电路(12)至少在第二个灵敏度时间期间受到外部节拍信号(Cext)的低于第二个节拍电路之灵敏度电平(Vref)的节拍信号电平(PE2)的控制，则第二个节拍电路(12)的输出端(A10)会产生一个带有第一个电平(PI2)的内部节拍信号(Cint)；--选择一种集成半导体存储器，该集成半导体存储器的第一个节拍电路(11)的第一个灵敏度时间短于二个节拍电路(12)的第二个灵敏度时间；--选择一种集成半导体存储器，该集成半导体存储器可以受到高频率的第一个外部节拍信号(Cext1)及低频率的第二个外部节拍信号(Cext2)的控制；--将一个控制位(B)置于一个带有第一种状态的寄存器(21)中；--以第一个外部节拍信号(Cext1)控制集成半导体存储器；--启动第一个节拍电路(11)，以产生内部节拍信号(Cint)；--将一个控制位(B)置于一个带有第二种状态的寄存器(21)中；--以第二个外部节拍信号(Cext2)控制集成半导体存储器；--启动第二个节拍电路(12)，以产生内部节拍信号(Cint)；
15.一种产生节拍信号以驱动集成半导体存储器的方法，这种方法具有以下的步骤--选择一种能够以一个外部节拍信号(Cext1，Cext2)控制的集成半导体存储器；--选择一种具有一个节拍产生电路(10)的集成半导体存储器，该节拍产生电路(10)具有一个差频放大器(10a)，该差频放大器(10a)具有的一个可控制的电源(17a)可以产生一个流入差频放大器(10a)的电流(I)；--以一个外部节拍信号(Cext)控制集成半导体存储器；--测定外部节拍信号(Cext)的频率；--如果外部节拍信号(Cext)的频率高于某一个频率阈值，则增强从可控制的电源(17a)流入差频放大器(10a)的电流(I)；--如果外部节拍信号(Cext)的频率低于某一个频率阈值，则减弱从可控制的电源(17a)流入差频放大器(10a)的电流(I)。
全文摘要
本发明涉及具节拍生成的集成半导体存储器。一种集成半导体存储器，具有一个节拍产生电路(10)，其任务是受外部节拍信号(Cext)控制而产生一个内部节拍信号(Cint)。当节拍产生电路(10)在带有电平(PE1，PE2)的外部节拍信号的灵敏度时间(TE)期间受到外部节拍信号的控制，则节拍产生电路(10)产生带有电平(PE1，PE2)的内部节拍信号。内部节拍信号(Cint)的频率稳定性及相位稳定性均高于外部节拍信号(Cext)。此外，这种集成半导体存储器还具有一个用于控制节拍产生电路(10)的控制电路(20)，该控制电路(20)也受到外部节拍信号的控制。控制电路(20)随着外部节拍信号的频率改变节拍产生电路(10)的灵敏度时间(TE)，这样可防止有噪声的外部节拍信号(Cext)导致集成半导体存储器的内部芯片逻辑(电路)的开关特性出现不受控制的情况。
文档编号G11C7/00GK1767061SQ20051009955
公开日2006年5月3日 申请日期2005年9月5日 优先权日2004年9月6日
发明者M·B·索梅 申请人:因芬尼昂技术股份公司