专利名称：Dram叠层封装、dimm以及半导体制造方法
技术领域：
本发明是关于DRAM叠层封装、DIMM及其试验方法和半导体制造方法。
背景技术：
作为现有的半导体装置的试验方法，公知特开2001-35188号公报(专利文献1)。在该专利文献1中，记载了以下的内容在芯片上至少安装3个或多于3个可以分别独立访问的DRAM，并且该3个或多于3个DRAM中的至少一个与其它DRAM存储容量不同的半导体装置的试验方法中，在对各DRAM输入各自独立的试验用地址信号来进行各DRAM的试验时，将试验时间最长的DRAM排除在外，对其它DRAM中的至少2个DRAM进行串行试验，同时与该串行试验平行地对上述试验时间最长的DRAM并行地进行试验。
随着存储器I/O的高速化，可以与数据传输线路连接的存储器的个数在减少。在关注1 Gbps速度的存储器I/O中，为了降低因串扰和反射等对信号品质造成的影响，点对点连接是基本的，PC主板的存储器槽只为一个槽。因此，存储器制造厂必须通过层叠DRAM芯片等高密度组装，在存储容量方面谋求与其他公司不同。
可是，在1Gbps以下的高速DRAM叠层中，通过接口芯片连接外部端子和DRAM，由一个芯片构成与地址和指令的外部端子以及数据输入输出用外部端子连接的芯片。由此，为了把地址、指令以及数据输入输出的频率提高到与一个芯片制品相同的水平，经由接口芯片就不可或缺，但在上述现有技术中却没有考虑到这一点。
专利文献特开2001-35188号公报发明内容本发明的目的在于提供为解决上述课题，由半导体试验装置可以对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、其试验方法和挽救方法以及半导体制造方法。
并且，本发明的其他目的在于提供一种可以对基板上装有多个DRAM叠层封装的DIMM进行试验和/或挽救的DIMM、其试验方法和挽救方法以及半导体制造方法。
为达到上述目的，本发明提供一种DRAM叠层封装试验方法，其特征为在层叠的多个DRAM与连接试验装置的、用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片；将上述多个DRAM和上述接口芯片安装到封装内；把试验装置连接到上述封装的上述地址、指令和数据输入输出用上述外部端子上；由上述试验装置对上述封装的上述外部端子施加用于试验上述DRAM的试验格式(pattern)；通过比较判断来自上述封装内的上述DRAM的响应信号和期望值，对上述封装内的上述接口芯片与上述DRAM之间的上述地址信号线、上述指令信号线、以及上述数据信号线的连接进行试验。
并且，本发明是DRAM叠层封装，其具备叠层后的多个DRAM、与试验装置连接的至少把地址、指令和数据输入输出给该多个DRAM的外部端子、以及设于该多个DRAM与该外部端子之间的接口芯片，并且在封装内安装上述多个DRAM和上述接口芯片，其特征为在上述接口芯片上具备测试电路，其具有根据从上述外部端子输入的地址和指令检测测试模式的测试模式检测电路、生成用于试验上述多个DRAM的试验格式的算法格式生成部和获得由该算法格式生成部所生成的试验格式来作为地址、指令和数据输入输出的施加电路；和切换部，其根据来自上述测试电路的上述测试模式检测电路的控制，对从上述外部端子输入的地址、指令和数据输入输出向上述多个DRAM的路径和从上述测试电路的上述施加电路得到的地址、指令和数据输入输出向上述多个DRAM的路径进行切换。
此外，本发明的特征为在上述接口芯片上具备测试电路，其具有根据从上述外部端子输入的地址和指令检测测试模式的测试模式检测电路，生成用于试验上述多个DRAM的试验格式的算法生成部，以及得到由该算法格式生成部生成的试验格式来作为地址、指令和数据输入输出的施加电路；以及切换部，根据来自上述测试电路的上述测试模式检测电路的控制，对从上述外部端子输入的地址、指令和数据输入输出向上述多个DRAM的路径和从上述测试电路的上述施加电路得到的地址、指令和数据输入输出向上述多个DRAM的路径进行切换。
并且，本发明的特征为在上述接口芯片上具备测试电路，其具有生成用于试验上述多个DRAM的试验格式的算法格式生成部；对上述多个DRAM施加由该算法格式生成部生成的试验格式的施加电路；比较并判定来自上述多个DRAM的响应信号与对应上述试验格式的期望值的比较器；以及在该比较器的比较结果不一致时，存储失效地址的失效地址存储器。
并且，本发明的特征为在上述测试电路中还具有失效地址分析部，分析存入上述失效地址存储器的失效地址并计算出应挽救地址；挽救地址插入部，把由该失效地址分析部计算出的应挽救的地址插入到作为由上述算法格式生成部生成的挽救格式的上述试验格式中；以及芯片选择电路，对该DRAM施加指定上述多个DRAM内的挽救对象DRAM的芯片选择信号。
并且，本发明的特征为在上述接口芯片上具备生成用于试验上述多个DRAM的试验格式的算法格式生成部；对上述多个DRAM施加由该算法格式生成部生成的试验格式的施加电路；比较并判定来自上述多个DRAM的响应信号和对应上述试验格式的期望值的比较器；在该比较器的比较结果不一致时，存储失效地址的失效地址存储器；分析存入该失效地址存储器的失效地址来计算挽救地址的失效地址分析部；把由该失效地址分析部计算出的应挽救的地址插入到作为由上述算法格式生成部生成的挽救格式的上述试验格式的挽救地址插入部；以及对该DRAM施加在上述多个DRAM内确定挽救对象DRAM的芯片选择信号的芯片选择电路。
并且，本发明的特征为上述施加电路由对来自上述挽救地址插入部的地址、指令输出进行控制的输出使能电路和对来自上述算法格式生成部的数据输出进行控制的挽救使能电路构成，在上述测试电路中具备根据从上述外部端子输入的地址和指令检测挽救测试模式的测试模式检测电路；在使用该测试模式检测电路检测到挽救测试模式时，根据是否将作为上述挽救格式的试验格式施加给上述DRAM来控制上述芯片选择电路、上述输出使能电路以及上述挽救使能电路的挽救控制部。
并且，本发明的特征为上述失效地址分析部进而比较存入上述失效地址存储器的失效地址和从上述DRAM得到的挽救信息来进行可否挽救的判定，上述算法格式生成部根据从上述失效地址分析部得到的可否挽救判定结果和由上述失效地址分析部计算出的应挽救地址生成上述挽救格式。
本发明的特征为在上述测试电路中具备根据从上述外部端子输入的地址和指令检测测试模式的测试模式检测电路，在上述接口芯片上具备根据来自上述测试模式检测电路的控制，对从上述外部端子输入的地址、指令和数据输入输出向上述多个DRAM的路径和从上述测试电路的上述施加电路作为试验格式得到的地址、指令和数据输入输出向上述多个DRAM的路径进行切换的切换部。
本发明是DRAM叠层封装，其特征为在层叠的多个DRAM和连接试验装置的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片，并在封装内安装上述多个DRAM和上述接口芯片，在上述接口芯片内设置对上述多个DRAM施加从上述试验装置输入给上述外部端子的试验格式的施加单元，和比较判定来自上述多个DRAM的响应信号和对应上述试验格式的期望值的比较器。
本发明是DIMM，其特征为是在多个基板上装有上述DRAM叠层封装而构成的。
本发明是在多个基板上装有上述DRAM叠层封装而构成的DIMM，其特征为根据与试验装置连接的DIMM的外部端子输入的数据，确定上述DIMM中成为挽救对象的DRAM叠层封装。
本发明是一种半导体制造方法，它具有在封装内安装层叠的多个DRAM和接口芯片来制造DRAM叠层封装的第1制造工序；在该第1制造工序中所制造的DRAM叠层封装的状态下，把封装外部端子连接到试验装置来进行经由了上述接口芯片的上述DRAM的动作试验以及进行经由了上述接口芯片的上述DRAM的挽救试验的第1试验工序；在基板上安装多个在上述第1制造工序中所制造的DRAM叠层封装来制造DIMM的第2制造工序；以及在该第2制造工序中所制造的DIMM的状态下把DIMM外部端子连接到试验装置来对各DRAM叠层封装进行DRAM的动作试验和挽救试验的第2试验工序。
根据本发明，可以获得以下全部的效果。
(1)可以试验和/或挽救DRAM叠层封装。
(2)可以试验和/或挽救在基板上装有多个DRAM叠层封装的DIMM。
(3)可以通过功能测试来确认接口芯片和DRAM间的地址、指令和数据信号线的连接。
(4)即使在DRAM叠层封装的试验中也可以使用同一装置进行筛选检查和挽救处理。
(5)即使在基板上装有DRAM叠层封装的试验中也可以使用同一装置进行筛选检查和挽救处理。
(6)通过封装后进行挽救处理，能够防止DRAM叠层封装中成品率的下降，可以降低DRAM叠层封装的产品价格。
(7)通过在DIMM组装后进行挽救处理，即使在基板上装有多个DRAM叠层封装的DIMM中也可以防止成品率的下降，可以降低DIMM的产品价格。
图1是表示本发明的DRAM叠层封装例如为4层叠层封装的测试结构的概略结构图；图2表示本发明的通过功能测试的连接试验方法的第1实施例，(a)表示数据比特的连接试验方法，(b)是表示地址比特的连接试验方法；图3表示本发明的通过功能测试的连接试验方法的第2实施例，(a)表示指令比特(/RAS、/CAS、/WE)的连接试验方法，(b)是表示指令比特(/CS)和时钟地址(CKE)的连接试验方法；图4表示本发明的通过功能测试的连接试验方法的第3实施例，表示时钟(/CLK)和控制(/DQS、RDQS、/RDQS)的连接试验方法；图5表示本发明的DRAM叠层封装中的接口芯片结构的一个实施方式；图6表示本发明的测试电路的控制方法的第1实施例，(a)表示测试电路启动的测试模式，(b)是表示测试电路结束的测试模式；
图7是表示作为按照本发明测试电路控制方法的第2实施例的试验格式装入测试模式图；图8是表示本发明的测试电路的控制方法的第3实施例，(a)表示测试启动的测试模式，(b)表示测试结束的测试模式；图9表示本发明的作为测试电路控制方法的第4实施例的结果回收的测试模式；图10表示本发明的挽救实施时的测试电路的控制方法的第1实施例，(a)表示挽救开始的测试模式，(b)是表示挽救处理的测试模式；图11是表示作为按照本发明挽救实施时测试电路控制方法第2实施例的CS设定的测试模式图；图12表示本发明的DIMM的试验以及挽救的结构的一个实施方式；图13表示本发明的DRAM和DIMM的试验流程以及半导体制造方法的一个实施方式；图14表示本发明用于控制测试电路的测试模式向数据表的记载例子。
具体实施例方式
使用附图，对发明的DRAM叠层封装、DRAM叠层封装的试验方法、在基板上装有多个DRAM叠层封装的DIMM(Dual in-line Memory Module)、DIMM的试验方法以及半导体制造方法的实施方式进行说明。
(第1实施方式)对作为本发明第1实施方式的DRAM叠层封装的试验方法进行说明。
首先，使用图1～图4对作为本发明第1实施方式的、对DRAM叠层封装内的接口芯片与DRAM间的地址、指令和数据信号线的连接(连接格式)进行试验的功能测试的试验方法进行说明。
图1表示例如设DRAM叠层封装3为4层叠层封装的测试结构的概略结构。本发明的DRAM叠层封装3是把层叠的多个DRAM4和用于使从连接试验装置1的外部端子所连接的芯片成为一个芯片的接口芯片2安装到一个封装内而构成的。而且，把试验装置1连接到DRAM叠层封装(例如4层叠层封装)3的地址、指令和数据输入输出用外部端子51～56上，并把用于对试验装置1已施加给该封装的外部端子51～56的DRAM进行试验的试验格式从接口芯片2施加给封装内的DRAM4，通过在比较器57中对来自该DRAM4的响应信号和上述试验格式的期望值进行比较，对封装内的接口芯片2与DRAM4间的地址、指令和数据信号线的连接(连接格式)进行试验。此时，因为对接口芯片2与DRAM4之间的连接进行试验，所以在低速动作下只要能确认就可以了。
下面，使用图2～图4对连接试验方法的第1～第3实施例进行说明。
图2是在本发明的半导体试验装置中所使用的功能测试的连接试验方法的第1实施例，(a)表示数据比特的连接试验方法，(b)表示地址比特的连接试验方法。
数据比特连接试验在地址X0写入数据H′00(16进制)，并读出地址X0。接着，在地址X0写入数据H′01(16进制)，并读出地址X0。之后，在地址X0写入按顺序使数据比特进行了移位的值，并读出地址X0。如果数据到达了H′80(16进制) (数据的比特宽度)，使数据反转并重复与上述相同的顺序。通过将这样的试验格式从试验装置1施加到封装的外部端子51、53上，经由接口芯片2施加给封装内的DRAM，在比较器57对来自该DRAM4的响应信号(读出地址X0)和期望值(H′00～H′80)进行比较，已一致时判断为连接OK，在不一致时判断为连接NG。
地址比特的连接试验在地址X0写入数据H′00(16进制)，在除地址X0以外写入数据H′FF(16进制)，读出地址X0。接着，在地址X1写入数据H′00(16进制)，在除地址X1以外写入数据H′FF(16进制)，读出地址X1。以后，重复与上述相同的顺序直到X2～Xn为止。通过将这样的试验格式从试验装置1施加到封装的外部端子51、53上，经过接口芯片2施加给封装内的DRAM，在比较器57对来自该封装内的DRAM4的响应信号(读出地址Xt＝X0～Xn)和期望值(H′00)进行比较，在已一致时判断为连接OK，在不一致时判断为连接NG。
图3是在本发明的半导体试验装置中所使用的功能测试的连接试验方法的第2实施例，(a)表示指令比特(/RAS、/CAS、/WE)的连接试验方法，(b)表示指令比特(/CS)和时钟地址(CKE)的连接试验方法。
指令比特(/RAS、/CAS、/WE)的连接试验在地址X0～Xmax写入数据H′00(16进制)，并读出地址X0。接着，使数据反转在地址X0～Xmax写入反转后的数据，读出地址X0。通过将这样的试验格式从试验装置1施加到封装的外部端子51～53上，经由接口芯片2施加给封装内的DRAM，在比较器57对来自该封装内的DRAM4的响应信号(读出地址X0)和期望值(H′00)进行比较，在已一致时判断为连接OK，在不一致时判断为连接NG，并将该判断结果(判定结果)从接口芯片2输出给试验装置1。
指令比特(/CS)和时钟地址(CKE)的连接试验在地址X0～Xmax写入数据H′00(16进制)，在地址X0～Xmax写入数据H′FF(16进制)。接着，读出地址X0。然后，使数据反转，并重复与上述相同的顺序。通过将这样的试验格式从试验装置1施加给封装的外部端子51～54，经由接口芯片2施加给封装内的DRAM，在比较器57对来自该封装内的DRAM4的响应信号(读出地址X0)和期望值(H′00)进行比较，在已一致时判断为连接OK，在不一致时判断为连接NG。指令比特连接试验基本上可以通过其他测试中的控制(ACTV、NOP、READ、WRITE等)发挥功能来进行连接的确认。
图4是在本发明的半导体试验装置中所使用的功能测试的连接试验方法的第3实施例，表示时钟(/CLK)和DQ控制(/DQS、RDQS、/RDQS)的连接试验方法。
时钟(/CLK)和DQ控制(/DQS、RDQS、/RDQS)的连接试验在地址X0对每个脉冲串，分别在脉冲串1写入H′00(16进制)、在脉冲串2写入H′FF(16进制)、在脉冲串3写入H′00、在脉冲串4写入H′FF(16进制)的数据，并读出地址X0。然后，使数据反转，并重复与上述相同的顺序。如此，通过把对数据进行了高速切换的定时严格的格式从试验装置1施加到外部端子51～54上，经过接口芯片2施加给封装内的DRAM，在比较器57对来自该封装内的DRAM4的响应信号(读出地址X0)和期望值(H′00)进行比较，在已一致时判断为连接OK，在不一致时判断为连接NG。
按照以上方法，可以进行通过功能测试的接口芯片2与多个DRAM4之间的地址、指令和数据信号线的连接试验(试验连接格式)。
其次，使用图5～图9对经由接口芯片2的DRAM叠层封装(例如4层叠层封装)的试验方法的一个实施例进行具体地说明。
图5是表示本发明的1Gbps以下的高速DRAM叠层封装的试验和/或挽救中不可缺少的接口芯片2的结构的一个实施方式。本发明的接口芯片2的结构为，具有对来自封装外部端子51的地址比特的一部分(A15、A14)进行译码来生成芯片选择信号的CS生成电路5；测试电路8；以及根据来自设置于该测试电路8内的测试模式检测电路22的测试电路启动命令23或测试电路结束命令24，切换来自封装外部端子51～56的地址、指令以及数据输入输出和来自测试电路8的地址、指令以及数据输入输出的路径的切换部6。上述测试电路8具有根据来自封装外部端子51、52的地址(A13-A0)、指令(/CS、/RAS、/CAS、/WE)检测测试模式的测试模式检测电路22；根据来自CS生成电路5的芯片选择信号和来自测试模式检测电路22的CS设定命令31，控制DRAM的芯片选择的芯片选择电路19；根据来自上述测试模式检测电路22的测试开始命令26，控制测试开始的测试开始控制部13；根据来自上述测试模式检测电路22的测试结束命令25，控制测试结束的测试结束控制部12；根据来自上述测试模式检测电路22的试验格式载入命令27，控制向指令存储器11写入与来自试验装置1的地址、指令对应的试验格式(数据)的格式控制部14；生成用于试验DRAM4的试验格式，并施加给(给予)DRAM4的算法格式生成器10；比较来自DRAM4的响应信号和与试验格式相对应的期望值的比较器18；在比较结果不一致时，存储失效地址的失效地址存储器17；根据来自测试结束控制部12的测试结束命令24和来自测试模式检测电路22的结果回收命令29，把来自失效地址分析部16的失效地址和判定结果通过数据信号经由封装外部端子53输出给试验装置1的结果输出部9。
下面，对接口芯片2的结构和作用进行说明。即，在试验DRAM4时，首先以使用了地址、指令的测试模式进行测试电路启动23，测试模式检测电路22识别该测试模式，将切换部6切换到测试电路一侧。之后，以使用了地址、指令的测试模式进行试验格式载入27，测试模式检测电路22识别该测试模式，通过格式控制部14的控制，把从试验装置1输入的试验格式写入指令存储器11。之后，以使用了地址、指令的测试模式进行测试开始26，检测电路22识别该测试模式，通过测试开始控制部13的控制开始测试。试验格式由用于写入、读出对应试验顺序的规则的地址和在DRAM4中写入的试验数据的控制信号构成，从算法格式生成器10施加给DRAM4。首先，对任意的一个地址一起施加‘1’或‘0’的数据和写入控制信号来进行向DRAM4的写入，然后，当从进行了写入的一个地址施加读出控制信号(读指令)时，从DRAM4输出数据(响应信号)，因此读出该数据(响应信号)由比较器18与先前进行了写入的数据(期望值)进行比较，判定一致或者不一致。对DRAM4的全部地址进行比较，判定DRAM4是不是良好(一致/不一致)。按照以上方法，就可以进行经由接口芯片2的4层叠层封装的试验。
测试结束25以使用了地址、指令的测试模式来执行，测试模式检测电路22识别该测试模式，测试结束控制部12通过测试模式投入以某恒定的间隔监控指令存储器11，若检测到测试结束择将其传送给结果输出部9，结果输出部9通过数据线输输出给封装外部端子53。测试电路的结束24以使用了地址、指令的测试模式来执行，测试模式检测电路22识别该测试模式，并将切换部6切换到封装外部端子一侧。
结果回收29以使用了地址、指令的测试模式来执行，测试模式检测电路22识别该测试模式，把存入失效地址存储器17内的失效地址和判定结果传送给结果输出部9，结果输出部9通过数据线输出给封装外部端子53。通过以上的结构和作用，可以进行经由接口芯片2的DRAM叠层封装3的试验。
然后，使用图6～图9对测试电路8的控制方法进行说明。
图6表示测试电路8的控制方法的第1实施例，(a)是表示测试电路的启动23的测试模式，(b)是表示测试电路的结束24的测试模式。
测试电路的启动23以使用了地址、指令的测试模式来执行。设MRS(Mode Resister Set)指令时的地址为意味着测试电路的启动的例如(OFF)H。追加该地址作为新的测试模式码(例如(OFF)H)。测试模式检测电路22从地址和指令中识别是测试电路的启动，进行测试电路8的控制。通过该测试模式投入，切换部6切换到测试电路一侧。
测试电路的结束24以使用了地址、指令的测试模式来执行。设MRS指令时的地址为意味着测试电路的结束的地址，例如设地址A7为‘0’。根据地址和指令，测试模式检测电路22识别是测试电路的结束，进行测试电路8的控制。由于该测试模式投入，切换部6切换到封装外部端子一侧。
图7表示测试电路8控制方法的第2实施例，是表示向测试电路8的试验格式载入27的测试模式。向测试电路8的试验格式载入27以使用了地址、指令和数据的测试模式来执行。设MRS指令时的地址为意味着测试电路8的指令存储器地址设定的例如(0FE)H。将下一个MRS指令时的地址向测试电路8的指令存储器11写入数据(试验格式)，设为意味着增加地址的(0FD)H。向指令存储器11写入的数据使用此时来自试验装置1的数据(DQ0～DQ7)来执行。追加该地址作为新的测试模式码(例如(0FE)H、(0FD)H)。测试模式检测电路22从地址和指令中识别是向测试电路的试验格式的载入，进行测试电路8的格式控制部14的控制。由于该测试模式投入，把试验格式写入到指令存储器内。
图8表示测试电路8的控制方法的第3实施例，(a)是表示测试开始26的测试模式，(b)是表示测试结束25的测试模式。
测试开始26以使用了地址、指令的测试模式来执行。设MRS(ModeResister Set)指令时的地址为意味着测试开始的例如(0FC)H。追加该地址作为新的测试模式码(例如(0FC)H)。测试模式检测电路22从地址和指令中识别是测试开始，进行测试电路8的测试开始控制部13的控制。由于该测试模式投入，测试开始控制部13使测试开始。
测试结束25以使用了地址、指令的测试模式来执行。设MRS指令时的地址为意味着测试结束的例如(0FB)H。按某个恒定的间隔进行该地址和指令。追加该地址作为新的测试模式码(例如(0FB)H)。测试模式检测电路22从地址和指令中识别是测试结束，进行测试电路8的测试结束控制部12的控制。由于该测试模式投入，测试结束控制部12按测试模式所决定的间隔监控指令存储器11，检测测试结束，并输出给结果输出部9。
图9表示测试电路8的控制方法的第4实施例，是表示结果回收29的测试模式。结果回收29以使用了地址和指令的测试模式来进行。设MRS指令时的地址为意味着结果回收的例如(0FA)H。追加该地址作为新的测试模式码(例如(0FA)H)。测试模式检测电路22从地址和指令中识别是结果回收，进行测试电路8的失效地址分析部16的控制。由于该测试模式投入，失效地址分析部16把失效地址和判定结果输出给结果输出部9。
然后，使用图5、图10和图11对作为本发明第1实施例的，经由接口芯片2的DRAM叠层封装的挽救方法进行说明。
如图5所示，在本发明的接口芯片2，作为与DRAM叠层封装的挽救方法有关的结构，进一步具有在比较器18的比较结果为不一致时存储失效地址的失效地址存储器17；根据来自测试模式检测电路22的挽救处理命令30分析存入失效地址存储器的失效地址来计算挽救地址的失效地址分析部16；把应挽救的地址插入试验格式(挽救格式)来施加给DRAM4的挽救地址插入部32；根据来自CS生成电路5的芯片选择信号和来自测试模式检测电路22的CS设定命令31，对施加挽救格式的芯片选择进行控制的芯片选择电路19；对从算法格式生成器10的挽救地址插入部32得到的挽救格式的地址、指令的输出进行控制的输出使能电路20；对由算法格式生成器10生成得到的挽救格式的数据输出进行控制的挽救使能电路21；以及根据来自测试模式检测电路22的挽救开始命令28，为了能够将由算法格式生成器10所生成的挽救格式施加到DRAM内，对芯片选择电路19、输出使能电路20、和挽救使能电路21进行控制的挽救控制部15。
下面，对这种构成和作用进行说明。
试验以及挽救DRAM4时，首先，以使用了地址、指令的测试模式进行测试电路启动23，测试模式检测电路22识别该测试模式，并将切换部6切换到测试电路一侧。然后，以使用了地址、指令的测试模式进行试验格式载入27，测试模式检测电路22识别该测试模式，并通过格式控制部14的控制把试验格式写入到指令存储器11内。而后，以使用了地址、指令的测试模式进行测试开始26，测试模式检测电路22识别该测试模式，通过测试开始控制部13的控制开始测试。然后，根据用于写入·读出与试验顺序对应的规则的地址和在DRAM4中写入的试验数据的控制信号，从算法图像生成器11对DRAM4施加试验格式。首先，对任意一个地址一起施加‘1’或‘0’和写入控制信号(写指令)来进行向DRAM4的写入，然后，当从已进行了写入的一个地址施加读出控制信号(读指令)时，从DRAM4输出数据(响应信号)，所以读出该数据(响应信号)使用比较器18与之前已进行了写入的数据(期望值)进行比较来判定一致或不一致。对DRAM4的全部地址进行该判定，来判定DRAM4是否良好(一致/不一致)。
这里，在即使存在一个不一致的地址的情况下，通常，DRAM4被判定为不合格品，但在为了防止成品率降低而进行挽救处理的情况下，把已失效的地址值存入失效地址存储器17。在以该失效了的地址值为基础进行的挽救中，以使用了地址、指令的测试模式执行挽救处理命令30，测试模式检测电路22识别该测试模式，并把挽救处理命令30发送到失效地址分析部16，失效地址分析部16以已失效的地址值为基础计算实际上应该进行挽救的地址以及与从DRAM4读出的挽救信息(把缺陷单元切换成冗余单元而能够挽救的信息)进行比较来判定可否挽救。算法格式生成器10根据由失效地址分析部16输出的可否挽救判定结果和挽救地址，生成施加给DRAM4的挽救格式，并通过挽救地址插入部32将应挽救的地址插入试验格式(挽救格式)内。挽救开始28以使用了地址、指令的测试模式来进行，测试模式检测电路22识别该测试模式，并把挽救开始命令28发送给挽救控制部15。挽救控制部15根据来自算法格式生成器10的挽救控制信号和来自测试模式检测电路22的挽救开始命令28，判断是否对DRAM4施加挽救格式。在施加该挽救格式的情况下，从芯片选择电路19、输出使能电路20、挽救使能电路21分别输出芯片选择信号、地址和指令、以及数据来施加给DRAM4。
然后，对挽救信息的读出和挽救进行说明。在挽救信息的读出中，首先，根据由地址A15、A14得到的芯片选择信号，选择4层叠层封装3内的一个DRAM。其次，从试验装置1经由接口芯片2对DRAM4施加用于进入测试模式的格式。DRAM4在被施加了测试模式进入格式时使挽救电路(图未示出)活化，切换部6切换为测试模式。然后，当从输出使能电路20施加用于读出挽救信息的指令时，从DRAM4输出挽救信息。对DRAM叠层封装3内的4个DRAM4全都进行上述处理，失效地址分析部16进行4个DRAM4可否挽救的判定处理。
挽救首先从DRAM叠层封装(4层叠层封装)3内的DRAM根据由地址A15、A14得到的芯片选择信号，选择挽救对象的DRAM。然后，从试验装置1经由接口芯片2对DRAM4施加用于进入测试模式的格式。DRAM4在被施加测试模式进入格式时，就使挽救电路(图未示出)活化，并由切换部6切换为测试模式。然后，当从算法格式生成器10经由输出使能电路20把挽救的地址与进行挽救的指令一起施加时，通过DRAM4内置的挽救电路(图未示出)把缺陷单元置换成冗余单元来进行挽救。
测试结束25以使用了地址、指令的测试模式来进行，测试模式检测电路22识别该测试模式，测试结束控制部12通过测试模式投入以某个恒定的间隔监控指令存储器11，如果检测到测试结束则将其传送给结果输出部9，结果输出部9使用数据线输出给封装外部端子。测试电路结束24以使用了地址、指令的测试模式来进行，测试模式检测电路22识别该测试模式，并且将切换部6切换为封装外部端子一侧。
通过以上的结构，可以经由接口芯片2挽救DRAM叠层封装3。
然后，使用图10、图11对进行挽救时的测试电路的控制方法进行说明。
图10表示进行挽救时的测试电路的控制方法的第1实施例，(a)是表示挽救开始28的测试模式，(b)是表示挽救处理30的测试模式。
挽救开始28以使用了地址、指令的测试模式来进行。设MRS指令时的地址为意味着挽救开始的例如(0F9)H。追加该地址作为新的测试模式码(例如(0F9)H)。测试模式检测电路22从地址和指令中识别是挽救开始28，进行测试电路8的控制。通过该测试模式投入，挽救控制部15对芯片选择电路19、输出使能电路20和挽救使能电路21进行控制。
挽救处理30以使用了地址、指令的测试模式来进行。设MRS指令时的地址为意味着挽救处理的例如(0F8)H。追加该地址作为新的测试模式码(例如(0F8)H)。测试模式检测电路22从地址和指令中识别是挽救处理，进行测试电路8的控制。通过该测试模式投入，失效地址分析部16以已失效的地址值为基础计算实际应该进行挽救的地址，并将该算出的实际应该挽救的地址信息与从DRAM读出的挽救信息进行比较来判定可否进行挽救。
图11表示进行挽救时的测试电路控制方法的第2实施例，是表示CS设定31的测试模式。CS设定31以使用了地址、指令的测试模式来进行。设MRS指令时的地址为意味着CS设定的例如(0F7)H。追加该地址作为新的测试模式码(例如(0F7)H)。测试模式检测电路22从地址和指令中识别是CS设定31，进行测试电路8的芯片选择电路19的控制。通过该测试模式投入，可以选择全部的CS0～CS3。
如此，通过有效利用CS设定测试模式，也可以一并挽救DRAM叠层封装3内的全部DRAM4。
(第2实施方式)然后，对本发明第2实施例的在基板上安装了多个DRAM叠层封装的DIMM(Dual in-line Memory Module)的试验方法进行说明。
首先，使用图5和图2对本发明第2实施方式的DIMM的试验方法进行说明。
图12表示在基板上装有多个DRAM叠层封装的DIMM100的试验结构一个实施方式。本发明第2实施方式的DIMM100的结构为在多个基板101上装有在图5所示的第1实施方式中构成的DRAM叠层封装3。在试验DIMM100的第2实施方式中，与第1实施方式的不同点在于从试验装置1看时的连接形态如图12所示，地址、指令、存储体、时钟、DQ控制在全部的DRAM叠层封装3中是共通的，数据对于每个DRAM叠层封装通过每8比特来区别。结果，能够与第1实施方式相同地对在基板101上装有多个DRAM叠层封装3的DIMM100进行试验。
然后，使用图5和图12对作为本发明第2实施方式的，在基板上装有多个DRAM叠层封装的DIMM的挽救方法进行说明。
图12表示在基板上装有多个DRAM叠层封装的DIMM的挽救结构的一实施方式。作为本发明第2实施方式的DIMM100的结构为在多个基板101上装有在图5所示的第1实施方式中构成的DRAM叠层封装3。在试验以及挽救DIMM100的第2实施方式中，与第1实施方式的不同点在于从试验装置1看时的连接形态如图12所示，地址、指令、存储体、时钟、DQ控制在全部DRAM叠层封装3中是共通的，数据对于每个DRAM叠层封装通过每8比特来区别，而且，应挽救的地址因为DIMM上的例如32个DRAM每个都不同，所以例如为了从32个中判别一个DRAM，使用地址A15、A14进行DRAM叠层封装(例如4层叠层封装)3内的DRAM的判别，根据对每个封装例如按8比特划分而不同的数据比特(DQ56～DQ63)对DRAM叠层封装(例如4层叠层封装1～8) (3)进行判别。
然后，对DIMM100中挽救信息的读出和挽救进行说明。在来自试验装置1的挽救信息的读出中，首先根据由地址A15、A14得到的芯片选择信号选择DRAM叠层封装3内的一个DRAM4。然后，从DRAM外部施加用于进入测试模式的格式。一个DRAM4在施加了测试模式进入格式时，使挽救电路(图未示出)活化，并由切换部6切换为测试模式。然后，当从算法格式生成器10经由输出使能电路20施加用于读出挽救信息的指令时，从一个DRAM4输出挽救信息。由此，对每个DRAM叠层封装3，失效地址分析部16把根据已失效的地址值计算出的实际上应挽救的地址信息与从DRAM读出的挽救信息进行比较来进行可否挽救的判定。其结果，可以对DIMM100内全部32个DRAM进行可否挽救判定处理。
挽救首先根据由地址A15、A14得到的芯片选择信号选择来自试验装置1的DRAM叠层封装3内的DRAM4。然后，从DRAM外部施加用于进入测试模式的格式。DRAM在施加了测试模式进入格式时，使挽救电路活化，并由切换部6切换为测试模式。然后，当一同施加挽救的地址和进行挽救的指令时，通过在DRAM中内置的挽救电路把缺陷单元置换成冗余单元来进行挽救，但因为地址线是共同的，所以对全部的4层叠层封装施加相同的地址。因此，具有以下的功能使用挽救控制部15监控数据，根据其值控制输出使能电路20的选择信号，将NOP指令插入不是挽救对象的DRAM中。例如，在DRAM叠层封装3装有挽救对象DRAM时，对数据比特DQ56～DQ63输入‘1’。在DRAM叠层封装3不是挽救对象时，向数据比特DQ0～DQ7输入‘0’。施加这样的挽救格式。使用挽救控制部15监控数据比特，在为‘1’时，因为施加挽救格式，所以通过挽救控制部15的控制，输出使能电路20选择并施加用于进行挽救的指令。此外，在‘0’时，由于不施加挽救格式，所以通过挽救控制部15的控制，输出使能电路20选择并施加NOP指令。通过以上方法，对于DIMM上的32个DRAM可以施加单独的挽救地址。
此外，通过有效利用上述图11的测试模式和数据监控功能，也能一并挽救DIMM上的全部DRAM。
测试结束25以使用了地址和指令的测试模式来进行，测试模式检测电路22识别该测试模式，测试结束控制部12通过测试模式投入以恒定间隔监控指令存储器11，如果检测到测试结束25择将其传送给结果输出部9，结果输出部9通过数据线经由封装外部端子53输出给DIMM外部端子113。测试电路结束24以使用了地址和指令的测试模式来进行，测试模式检测电路22识别该测试模式，并将切换部6切换到封装外部端子即DIMM外部端子一侧。
通过以上的结构，可以挽救DIMM100。
(第三实施方式)使用图13对作为本发明第3实施方式的应用半导体试验装置的DRAM和DIMM的试验流程以及半导体制造方法进行说明。DRAM和DIMM的试验工序为首先，在前步工序(S131)结束后进行晶片状态下的探针检查(S132)，这里对有缺陷的DRAM进行挽救处理(1)(S133)。之后，进行接口芯片2和DRAM4的层叠(S134)，并进行封装(S135)，并使用本发明的试验装置进行筛选检查(1)和挽救处理(2)(S136、S137)。之后，进行叠层封装的DIMM组装(S138)，使用本发明的试验装置进行筛选检查(2)和挽救处理(3)(S139、S140)。DRAM容量小时，在封装后的筛选检查中不一致的DRAM少，即使把不一致的DRAM作为不合格品予以废弃对成品率也没有影响，可是随着DRAM大容量化在每一个DRAM芯片上产生缺陷的比例增大，所以由于大容量化制品成品率降低，DRAM的低价格变得困难。因此，使用本发明的半导体试验装置进行封装(S135)后的筛选检查(1)以及挽救处理(2)和DIMM组装(S138)后的筛选检查(2)以及挽救处理(3)，由此从筛选检查开始可用同一装置进行挽救处理、挽救处理后的再筛选检查，可以省去DRAM叠层封装以及DIMM拆卸中的作业，可以降低DRAM价格。另外，S141表示印标记工序，S142表示发货工序。
图14表示用于控制测试电路8的启动以及结束的测试模式的数据表的记载例子。
权利要求
1.一种DRAM叠层封装试验方法，其特征在于，在层叠的多个DRAM和连接试验装置的、用于至少输入输出地址、指令以及数据的外部端子之间设置接口芯片；将上述多个DRAM和上述接口芯片安装到封装内；把试验装置连接到上述封装的上述地址、指令和数据输入输出用上述外部端子上；由上述试验装置对上述封装的上述外部端子施加用于试验上述DRAM的试验格式；通过比较判断来自上述封装内的上述DRAM的响应信号和期望值，对上述封装内的上述接口芯片与上述DRAM之间的上述地址信号线、上述指令信号线、以及上述数据信号线的连接进行试验。
2.一种DRAM叠层封装，其具备叠层后的多个DRAM、与试验装置连接的至少把地址、指令和数据输入输出给该多个DRAM的外部端子、以及设于该多个DRAM与该外部端子之间的接口芯片，并且在封装内安装上述多个DRAM和上述接口芯片，其特征在于，在上述接口芯片上具备测试电路，其具有根据从上述外部端子输入的地址和指令检测测试模式的测试模式检测电路、生成用于试验上述多个DRAM的试验格式的算法格式生成部和获得由该算法格式生成部所生成的试验格式来作为地址、指令和数据的输入输出的施加电路；和切换部，其根据来自上述测试电路的上述测试模式检测电路的控制，对从上述外部端子输入的地址、指令和数据的输入输出向上述多个DRAM的路径和从上述测试电路的上述施加电路得到的地址、指令和数据的输入输出向上述多个DRAM的路径进行切换。
3.一种DRAM叠层封装，其具备叠层后的多个DRAM、与试验装置连接的至少把地址、指令和数据输入输出给该多个DRAM的外部端子、以及设于该多个DRAM与该外部端子之间的接口芯片，并且在封装内安装上述多个DRAM和上述接口芯片，其特征在于，在上述接口芯片上具备生成用于试验上述多个DRAM的试验格式的算法格式生成部；对上述多个DRAM施加由该算法格式生成部生成的试验格式的施加电路；比较并判定来自上述多个DRAM的响应信号与对应上述试验格式的期望值的比较器；以及在该比较器的比较结果不一致时，存储失效地址的失效地址存储器。
4.根据权利要求3所述的DRAM叠层封装，其特征在于，在上述测试电路中还具有失效地址分析部，分析存入上述失效地址存储器的失效地址并计算出应挽救地址；挽救地址插入部，把由该失效地址分析部计算出的应挽救的地址插入到作为由上述算法格式生成部生成的挽救格式的上述试验格式中；以及芯片选择电路，对该DRAM施加指定上述多个DRAM内的挽救对象DRAM的芯片选择信号。
5.一种DRAM叠层封装，其具备叠层后的多个DRAM、与试验装置连接的至少把地址、指令和数据输入输出给该多个DRAM的外部端子、以及设于该多个DRAM与该外部端子之间的接口芯片，并且在封装内安装上述多个DRAM和上述接口芯片，其特征在于，在上述接口芯片上具备测试电路，其具有生成用于试验上述多个DRAM的试验格式的算法格式生成部；对上述多个DRAM施加由该算法格式生成部生成的试验格式的施加电路；比较并判定来自上述多个DRAM的响应信号与对应上述试验格式的期望值的比较器；以及在该比较器的比较结果不一致时，存储失效地址的失效地址存储器；分析存入该失效地址存储器的失效地址来计算挽救地址的失效地址分析部；把由该失效地址分析部计算出的应挽救的地址插入到作为由上述算法格式生成部生成的挽救格式的上述试验格式的挽救地址插入部；以及对该DRAM施加在上述多个DRAM内确定挽救对象DRAM的芯片选择信号的芯片选择电路。
6.根据权利要求5所述的DRAM叠层封装，其特征在于，上述施加电路由对来自上述挽救地址插入部的地址、指令的输出进行控制的输出使能电路和对来自上述算法格式生成部的数据的输出进行控制的挽救使能电路构成，在上述测试电路中具备根据从上述外部端子输入的地址和指令检测挽救测试模式的测试模式检测电路；在使用该测试模式检测电路检测到挽救测试模式时，根据是否将作为上述挽救格式的试验格式施加给上述DRAM来控制上述芯片选择电路、上述输出使能电路以及上述挽救使能电路的挽救控制部。
7.根据权利要求4或5所述的DRAM叠层封装，其特征在于，上述失效地址分析部还比较存入上述失效地址存储器的失效地址和从上述DRAM得到的挽救信息来进行可否挽救的判定，上述算法格式生成部根据从上述失效地址分析部得到的可否挽救判定结果和由上述失效地址分析部计算出的应挽救的地址生成上述挽救格式。
8.根据权利要求2或3或5所述的DRAM叠层封装，其特征在，上述测试电路中具备根据从上述外部端子输入的地址和指令检测测试模式的测试模式检测电路；在上述测试电路中具备根据从上述外部端子输入的地址和指令检测测试模式的测试模式检测电路，在上述接口芯片上具备根据来自上述测试模式检测电路的控制，对从上述外部端子输入的地址、指令和数据的输入输出向上述多个DRAM的路径和从上述测试电路的上述施加电路作为试验格式而得到的地址、指令和数据的输入输出向上述多个DRAM的路径进行切换的切换部。
9.一种DRAM叠层封装，其特征在于，在层叠的多个DRAM和连接试验装置的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片，并在封装内安装上述多个DRAM和上述接口芯片，在上述接口芯片内设置对上述多个DRAM施加从上述试验装置输入给上述外部端子的试验格式的施加单元，和比较判定来自上述多个DRAM的响应信号和对应上述试验格式的期望值的比较器，经由上述接口芯片对上述DRAM进行试验。
10.一种DIMM，其特征在于，在多个基板上装有在权利要求2至6任意一项中记述的DRAM叠层封装。
11.一种DIMM，在多个基板上装有DRAM叠层封装，其特征在于，根据与试验装置连接的DIMM的外部端子输入的数据，确定上述DIMM中成为挽救对象的DRAM叠层封装。
12.一种DIMM，其特征在于，上述DRAM叠层封装是在权利要求2至6的任意一项中记述的DRAM叠层封装。
13.一种半导体制造方法，其特征在于，具有在封装内安装层叠的多个DRAM和接口芯片来制造DRAM叠层封装的第1制造工序；在该第1制造工序中所制造的DRAM叠层封装的状态下，把封装外部端子连接到试验装置来进行经由了上述接口芯片的上述DRAM的动作试验以及进行经由了上述接口芯片的上述DRAM的挽救试验的第1试验工序；在基板上安装多个在上述第1制造工序中所制造的DRAM叠层封装来制造DIMM的第2制造工序；以及在该第2制造工序中所制造的DIMM的状态下把DIMM外部端子连接到试验装置来对各DRAM叠层封装进行DRAM的动作试验和挽救试验的第2试验工序。
14.根据权利要求13所述的半导体制造方法，其特征在于，在上述第1和第2试验工序中，进行了上述挽救试验之后，再次进行上述DRAM的动作试验。
全文摘要
目的在于提供一种由半导体试验装置可对高速DRAM叠层封装进行试验和/或挽救的DRAM叠层封装、DIMM和半导体制造方法。本发明DRAM叠层封装的结构为在层叠的多个DRAM4与连接试验装置(1)的用于至少输入输出地址、指令和数据的外部端子之间设置接口芯片(2)，将上述多个DRAM和上述接口芯片安装到封装内，在上述接口芯片(2)上具备测试电路(8)其具有生成用于试验上述多个DRAM的试验格式的算法格式生成器(10)、给上述多个DRAM施加该生成的试验格式的施加电路(20)与(21)、以及比较判定来自上述多个DRAM的响应信号与期望值的比较器的。
文档编号G11C29/56GK1845250SQ20061005697
公开日2006年10月11日 申请日期2006年3月7日 优先权日2005年4月7日
发明者其田佑次, 菊池修司, 平野克典, 安生一郎, 片桐光昭 申请人:株式会社日立制作所, 尔必达存储器股份有限公司