专利名称：非易失性半导体存储装置和驱动该存储装置的方法
技术领域：
本发明涉及一种非易失性半导体存储装置以及驱动该非易失性半导体存储装置的方法，更具体地，本发明涉及一种能够在一个存储单元中存储2个或2个以上位信息的电可写/可擦除非易失性半导体存储装置的驱动操作。
背景技术：
电可写/可擦除非易失性半导体存储装置(闪烁存储器(flash memory))已普遍用于存储程序代码。近年来，除了这种应用外，还存在着对存储诸如图像数据、话音数据或动画数据等海量数据应用的需求，从而出现了对更大容量的需求。
而且，在诸如蜂窝电话等系统中，也存在着对这样一种闪烁存储器的需求其能够在一个芯片中存储需要高读取速度的程序代码以及各种需要大容量的数据，从而可通过部件数量的减少来减小安装区和降低成本。
作为进一步提高闪烁存储器容量的技术，除了半导体处理技术的微细加工(microfabrication)外，多值(multivalue)技术已引起人们的关注。
在普通2值(binary)闪烁存储器的情况下，存储单元的阈值被设置为两种状态，并且使高状态对应于“0”(或“1”)，使低状态对应于“1”(或“0”)。
另一方面，4值闪烁存储器将被视为使用多值技术的闪烁存储器的例子。对于在一个存储单元中存储2位信息的闪烁存储器，以下将参照图10、11、12和13来说明使用多值技术的闪烁存储器的传统读取方法。
通常，在读取过程中，当接通电源(步骤1001)以及输入了读取地址(步骤1002)时，选择对应于读取地址的存储单元(步骤1003)，并且执行读取操作(步骤1004)，如图10的流程图中所示。
在图11中，特性曲线1101、1102、1103以及1104表示存储单元的每一阈值中的Ids-Vgs特性。
在4值闪烁存储器中，把其中“1”存储在地址A1中以及“1”存储在地址A2中的状态设置为特性曲线1101所示的最小阈值状态。
接下来，按阈值的递增次序，把其中“1”存储在地址A1中以及“0”存储在地址A2中的状态设置为特征曲线1102的阈值，把其中“0”存储在地址A1中以及“0”存储在地址A2中的状态设置为特征曲线1103的阈值，以及把其中“0”存储在地址A1中以及“1”存储在地址A2中的状态设置为特征曲线1104的阈值。
例如，对于如此设置的多值闪烁存储器的读取操作，如在图12的Vgs-t的电压转换(transition)1201中所示，按Vgs1、Vgs2以及Vgs3的次序逐步地提升存储器单元的栅极-源极电压，并且判断在每一Vgs输入时，流至存储器单元的在漏极和源极之间的电流Ids是大于还是小于预设电流，然后读取判断结果。在这种读取操作的情况下，1202表描述了其中在每一Vgs输入时电流流入的状态(ON状态)和电流不流入的状态(OFF状态)的判断结果与存储在地址A1和地址A2中的信息之间的对应关系。
作为多值闪烁存储器读取操作的另一个手段，例如执行转换，如图13中Vgs-t的电压转换1301中所示。因此，按与图12的表1202中相同的方式，表1302描述了在每一Vgs输入时获得的ON状态和OFF状态的判断结果与存储在地址A1和A2中的信息之间的对应关系。更具体地讲，通过判断输入Vgs2时所获得的电流，有可能判断地址A1中的数据是“1”或者是“0”。然后，通过判断输入Vgs3和Vgs1时的电流，判断地址A2中的数据是“1”或者是“0”。
如以上所描述的，对于多值闪烁存储器的读取操作，可以提出各种方法。在地址A1和A2中的2位信息被读取的情况下，在参照图12所描述的方法中，必须3次改变电压Vgs，并且判断电流，而在参照图13所描述的方法中，也必须高达2次地改变电压Vgs，并且判断电流。因此，限制了读取速度，而且，例如，当在一个存储单元阵列中存储要求高速读取操作的程序代码和各种要求大容量的数据的情况下，会出现问题。
而且，为了提高读取性能和读取可靠性，有可能通过把存储信息的每一阈值中的电压差设置得较大来改进性能。与2值闪烁存储器相比，在多值闪烁存储器中，难以在如此设置的阈值中维持电压差。
作为解决这些问题的手段，JP-A-2001-210082出版物公开了一种在一个存储单元阵列中实现要求高读取速度的程序代码和各种要求大容量的数据的方法，这一方法将要求高速读取性能的区域中的存储单元使用作为2值闪烁存储器，将要求大容量的区域使用作为多值闪烁存储器。
在其中使用多值闪烁存储器的情况下，为了读取存储在一个存储单元中的大量位，以及为了判断电流，必须多次改变存储单元的Vgs电压。因此，降低了读取速度。
另一方面，在将要求高速读取操作的区域使用作为2值闪烁存储器和将要求大容量的区域使用作为多值闪烁存储器的方法中，抑制读取速度的降低是可能的。在作为2值闪烁存储器使用的区域中，存储了1个位的信息。因此，降低了存储单元阵列的使用效率，使得芯片面积的增加不可避免。
发明内容
考虑到实际情况，本发明的目的是提供一种非易失性半导体存储装置，其能够在一个存储单元阵列中实现要求高速读取操作的区域和要求大容量的区域，而不降低存储单元阵列的使用效率。
另外，本发明的目的是自由地设置具有不同读取性能的区域。
因此，在根据本发明的非易失性半导体存储装置中，对于能够在一个存储单元中存储2个或2个以上位信息的存储单元，把存在于同一存储单元中的至少两个地址分别对待作为具有不同读取速度的区域。
更具体地讲，本发明提供了一种非易失性半导体存储装置，其包括存储单元阵列，该存储单元阵列包括多个能够在一个存储单元中存储2个或2个以上位信息的存储单元；写控制电路，用于控制向存储单元阵列进行写操作；擦除控制电路，用于控制擦除操作；读取控制电路，用于控制读取操作；以及读取电路，其能够采用多种读取方法，其中，存储单元阵列被逻辑地划分为多个具有不同读取速度的区域，而且各个具有不同读取速度的区域包括用于存储区域信息的区域信息存储区域，其中，把同时存在于存储单元中的至少两个地址设置为不同区域，并且把读取控制电路构造为可执行读取操作，即通过根据存储在区域信息存储区域中的区域信息确定将要读取的所划分区域中的任一区域、选择最佳读取方法以及控制读取电路，来执行所述读取操作。
根据这一结构，把在一个存储单元内存储的多值信息中的能够短时间内读取的地址设置为高速读取区域，并且将其与具有其它读取速度的区域相区别。因此，有可能高效地写和读在一个存储单元阵列中的2个或2个以上位的信息，而不降低存储单元阵列的使用效率。
通过使用存储在一个独立准备的区域信息存储区域中的信息来判断所要求的读取地址是高速读取区域还是具有其它读取速度的区域，并且选择针对该区域的适当的读取方法，来执行存储单元的读取操作。
而且，在其中执行擦除和写操作的情况下，把不要求在存储单元中擦除和写操作的信息传送于独立准备的数据保留存储器中。因此，对于选择的区域，执行擦除和写操作是可能的。
另外，在存在于一个存储单元内的多个读取区域中，把读取高速读取区域时要使用的阈值中的电压差设置为大于读取具有其它读取速度的区域时要使用的阈值中的电压差。因此，与同样的处理被用于传统多值闪烁存储器的情况相比，把电压差设置得较大是可能的。从而，能够提高高速读取性能和可靠性。
而且，通过将区域信息存储区域设置成具有电可写/可擦除结构，使得有可能在产品交付之后改变每一区域的容量。
而且，为每一个擦除单位或每一条字线提供多个区域。因此，增加了区域设置的自由度。另外，在其中在一个存储单元中存储了3个或3个以上位信息的情况下，以及在其中可以把读取速度转换为3个或3个以上类型的情况下，按多个组合设置读取速度是可能的。
而且，在其中为每一个擦除单位或每一条字线提供多个区域的情况下，可以把存储单元阵列内对应区域中的一部分存储单元用作区域信息存储区域。从而，有可能提高区域信息存储区域中的存储效率。
另外，本发明还提供了一种用于驱动非易失性半导体存储装置的方法，该非易失性半导体存储装置包括存储单元阵列，该存储单元阵列具有多个能够在一个存储单元中存储2个或2个以上位信息的存储单元，该方法包括下列步骤把存储单元阵列逻辑地划分为多个具有不同读取速度的区域，并且把区域信息存储在区域信息存储区域内，在所述区域信息中，具有不同读取速度的各个区域将同时存在于存储单元内的至少两个地址设置为不同区域；根据存储在区域信息存储区域内的区域信息，确定读取所划分区域的任何一个区域；以及选择用于所述确定步骤所确定区域的最佳读取方法，并且执行读取操作。
根据本发明，可以获得如下有益效果。
把存在于同一存储单元中的至少两个地址分别对待作为具有不同读取速度的区域，把可以在短时间内读取的地址设置为高速读取区域，并且将其与具有其它读取速度的区域相区别，并如此读取。因此，有可能在一个存储单元阵列中加以实现，而不降低存储单元阵列的使用效率。
在其中针对一部分信息执行擦除和写操作的情况下，把不要求在存储单元中擦除和写操作的信息预先传送于独立准备的数据保留存储器中。因此，针对选择的区域，有可能执行擦除和写操作。
在存在于一个存储单元内的多个读取区域中，把读取高速读取区域时要使用的阈值中的电压差设置为大于读取具有其它读取速度的区域时要使用的阈值中的电压差。从而，有可能提高高速读取性能和可靠性。
通过将区域信息存储区域设置成具有电可写/可擦除结构，有可能在产品交付之后改变每一区域的容量。
而且，为每一个擦除单位或每一条字线提供多个区域。因此，增加了区域设置的自由度。另外，在其中在一个存储单元内存储了3个或3个以上位信息的情况下，以及在其中把读取速度转换为3个或3个以上类型的情况下，按多个组合来设置读取速度是可能的。
而且，在为每一个擦除单位或每一条字线提供多个区域的情况下，把存储单元阵列内对应区域中的一部分存储单元用作区域信息存储区域。从而，有可能提高区域信息存储区域中的存储效率以及减小芯片面积。
图1是表示根据本发明第一实施例的能够在一个存储单元中存储2位信息的多值闪烁存储器的阈值的设置以及对应于存储在闪烁存储器内的每一个地址中的信息的Ids-Vgs特性的图；图2是表示在读取操作执行过程中的Vgs-t转换以及每一Vgs上的Ids的状态与图1中用于分配给存储单元的两个地址的所存储信息之间的对应关系的图；图3是表示用于在一个闪烁存储器芯片中实现高速可读区域和具有正常读取速度区域的结构的示意图；图4是表示在图3存储单元中所划分的具有不同读取速度的每一个区域的典型示意图；
图5是表示在对每个区域执行读取操作的情况下的Vgs-t转换，以及在每一Vgs时的Ids的状态与图4中所存储的信息之间的对应关系的图；图6是表示根据本发明第一实施例的闪烁存储器的读取操作的流程图；图7是表示根据本发明第二实施例的其中把对应于高速读取区域中存储单元的读取操作的阈值中的差电压设置为高的情况下闪烁存储器阈值的设置以及对应于存储在闪烁存储器内每一地址中的信息的Ids-Vgs特征的图；图8是表示根据本发明第三实施例的其中在区域信息存储区域中使用了非易失性存储器的结构的示意图；图9是表示其中为存储单元阵列中的每一字线提供了根据本发明第四实施例的区域信息存储区域的结构的示意图；图10是表示根据传统实例的闪烁存储器的读取操作的流程图；图11是表示根据传统实例的多值闪烁存储器的阈值的设置的图；图12是表示在其中读取根据传统实例的多值闪烁存储器的情况下的Vgs-t转换以及在每一Vgs时的Ids的状态与所存储信息之间的对应关系的图；以及图13是表示在其中读取根据传统实例的多值闪烁存储器的情况下的Vgs-t转换以及在每一Vgs时的Ids的状态与所存储信息之间的对应关系的图。
具体实施例方式
以下，将参照附图详细描述根据本发明的实施例。
图1是表示根据本发明的多值闪烁存储器中存储器单元的阈值的设置的图。
图1表示用于存储4个值的闪烁存储器，以及按阈值的递增次序把其中“1”存储在地址A1中和“1”存储在一个地址B1中的状态设置为被表示作为图1中所示的Ids-Vgs特性101的最小阈值的状态，把其中“1”存储在地址A1中和“0”存储在地址B1中的状态设置为Ids-Vgs特征102的每一阈值，把其中“0”存储在地址A1中和“0”存储在地址B1中的状态设置为Ids-Vgs特征103的每一阈值，以及把其中“0”存储在地址A1中和“1”存储在地址B1中的状态设置为Ids-Vgs特征104的每一阈值。
把其中仅通过输入Vgs2的一个电压就可以判断读取操作中施加于存储单元的栅极-源极电压Vgs是“0”还是“1”的地址A1设置为其中可以进行高速读取的区域，以及把其中通过输入Vgs1和Vgs3的两个电压能够首次判断Vgs是“0”还是“1”的地址B1设置为具有正常读取速度的区域。
在图2中，在其中地址A1被读取的情况下，在表示为201的Vgs-t的转换中执行读取操作。在其中输入了Vgs2的情况下，在其中电流流动(“ON”状态)的状态下，把地址A1确定为“1”，在其中电流不流动(“OFF”状态)的状态下，把地址A1确定为“0”。202表示上述的对应关系。
另一方面，在其中地址B1被读取的情况下，在表示为203的Vgs-t的转换中执行读取操作。在输入了Vgs3时的“ON”状态下和在输入了Vgs1时的“OFF”状态下，把地址B1确定为“1”，以及在输入了Vgs3时的“OFF”状态下和在输入了Vgs1时的“ON”状态下，把地址B1确定为“0”。
204表示上述的对应关系。
如上述，必须将Vgs改变两次以及判断电流以便读取地址B1，同时，有可能通过将Vgs改变一次和判断电流以便读取地址A1来执行读取操作。通过把地址A1设置为其中可以进行高速读取操作的区域以及把地址B1设置为具有正常读取速度的区域，能够在一个存储单元阵列中实现具有不同读取速度的区域。
图3是表示根据本实施例的闪烁存储器的结构的示意图。
根据本实施例的闪烁存储器是由闪烁存储器芯片301和用于在写入时一次性保留数据的数据保留存储器302构成，如图3中所示，而且，闪烁存储器芯片301和数据保留存储器302由独立的存储器芯片构成。
闪烁存储器芯片301包括存储单元阵列303，并且由含有多个能够在一个存储单元中存储2个位信息的多值存储单元的存储单元阵列构成。存储单元阵列303包括混合区域304，在混合区域304中，把高速读取区域与具有正常读取速度的区域相混合。如参照图1所描述的，设置了存储单元的阈值和所述区域。
另外，存储单元阵列303还表示了具有正常读取速度的正常读取操作区域305。
而且，闪烁存储器芯片301还包括用于擦除存储单元阵列303的擦除控制电路306、用于向存储单元阵列303进行写的写控制电路307、以及用于在存储单元阵列303上进行读取操作的读取控制电路308，并且选择控制读取电路309的方法。
区域信息存储区域310存储用于区分存储单元阵列303中的混合区域304和正常读取区域305的信息。
另外，行译码器311用于选择存储单元阵列303的字线，列译码器312用于选择位线。
而且，地址信号313用于指定对于闪烁存储器芯片301进行读取、擦除以及写操作的每一操作的地址。
以下，将描述具体的操作。图6是表示本实施例的流程图。
图4典型地表示了存储单元阵列303中具有不同读取速度的每个区域。当接通电源时(步骤601)，首先读取区域信息(步骤602)。表示了混合区域304中的高速读取区域401和混合区域304中的正常读取区域402。而且，正常读取区域403对应于正常读取操作区305，存储单元阵列303为401、402以及403之总和。
对于这种结构，在读取操作中，由地址信号313指定将作为读取目标的地址，并且将该地址输入于读取控制电路308(读取地址的输入步骤603)。
接下来，通过读取控制电路308将区域信息存储区域310的信息和地址信号313进行比较(区域信息与读取地址之比较步骤604)，所述区域信息存储区域310存储了作为各个读取区域之间的边界的地址，所述各个读取区域是存储单元阵列303中所划分的正常读取区域401、混合区域(正常读取区域)402以及混合区域(高速读取区域)403)，判断正常读取区域401、混合区域(正常读取区域)402以及混合区域(高速读取区域)403中的任何一个区域是否由地址信号313所指示的地址所指定，设置读取电路309的读取方法，以及由将在下面描述的方法来执行具体的读取操作(对应于比较结果的存储单元的选择以及读取方法的选择步骤605)。图5表示了用于由地址信号313指示的正常读取区域401、混合区域(正常读取区域)402以及混合区域(高速读取区域)403中的每一个区域的读取方法。
在图5中，在其中针对混合区域中的高速读取区域403来执行读取操作的情况下，输入Vgs-t转换501中所示的Vgs电压，以执行读取操作。
此时，把输入每一Vgs时所获得的存储单元中的电流的判断结果与存储在地址A1中的信息之间的对应关系表示为502。
而且，在其中针对混合区域中的正常读取区域402执行读取操作的情况下，输入被表示作为Vgs-t转换503的Vgs电压，以执行读取操作(读取操作步骤606)。
此时，把输入每一Vgs时所获得的存储单元中的电流的判断结果与存储在地址B1中的信息之间的对应关系表示为504。
而且，在其中针对正常读取区域401执行读取操作的情况下，输入被表示作为Vgs-t转换505的Vgs电压，以执行读取操作。
此时，把输入每一Vgs时所获得的存储单元中的电流的判断结果与存储在地址A1和B1中的信息之间的对应关系表示为506。
通过执行读取操作，通过Vgs的一次性输入以及对电流的判断，高速读取区域可以读取存储在存储单元阵列303中的信息，而且，还可以把具有正常读取速度的区域存储在用于存储高速读取信息的同一存储单元中。因此，能够在一个闪烁存储器中提供具有不同读取速度的区域，不会降低存储单元阵列的使用效率。
尽管在本实施例中，将作为被划分的正常读取区域401、混合区域(正常读取区域)402以及混合区域(高速读取区域)403之间的边界的地址存储作为区域信息，然而，即使把针对存储单元阵列303的每一擦除单位和每一字线的信息设置为区域信息，也可以获得同样的有益效果。
对于擦除和写操作，首先，把地址信号313输入于擦除控制电路306，通过擦除控制电路306把区域信息存储区域310的信息和地址信号313加以比较，并且判断正常读取区域401、混合区域(正常读取区域)402以及混合区域(高速读取区域)403中的任何一个区域是否为由地址信号313所指示的地址所指定。当作为擦除目标的区域为正常读取区域401时，把混合区域(正常读取区域)402的信息传送至数据保留存储器302，而当作为擦除目标的区域为混合区域(正常读取区域)402时，把正常读取区域401的信息传送至数据保留存储器302，此后，执行擦除操作。
接下来，在写操作中，通过写控制电路307把对应于所保留数据的信息和将要写入的信息合成，并且在作为由地址信号313所输入的写目标的地址上执行写操作。
通过执行擦除和写操作，在不破坏对于可选区域的信息的情况下，能够执行擦除和写入。
尽管已对一个存储单元中存储2个位信息的多值闪烁存储器进行了说明，但对于存储3个或3个以上位信息的闪烁存储器，实现同样的结构也是可能的。在这一情况下，设置具有3个读取速度的区域是可能的。
尽管把擦除和写入中要使用的数据保留存储器302设置为另一个芯片，但是显然，即使使用同一芯片中的另一个存储区域，也可以获得同样的有益效果。
(第二实施例)将描述根据本发明的第二实施例。
图7是表示根据本发明第二实施例的多值闪烁存储器中的存储器单元的阈值的设置示意图。
按与图1相同的方式，图7表示了用于存储4个值的闪烁存储器，并且按阈值的递增次序，把其中“1”存储在地址A1中和“1”存储在地址B1中的状态设置成被表示作为图7中所示的Ids-Vgs特征701的最小阈值的状态，把其中“1”存储在地址A1中和“0”存储在地址B1中的状态设置为Ids-Vgs特征702的每一阈值，把其中把“0”存储在地址A1中和“0”存储在地址B1中的状态设置为Ids-Vgs特征703的每一阈值，以及把其中“0”存储在地址A1中和“1”存储在地址B1中的状态设置为Ids-Vgs特征704的每一阈值。
在这种情况下，把将要读取地址A1时所获得的Ids-Vgs特征702和703之间的阈值中的差ΔVt A1设置为大于将要读取地址B1时所获得的Ids-Vgs特征701和702之间的阈值中的差ΔVt B1以及Ids-Vgs特征703和704之间的阈值中的差ΔVt B1。
借助这一结构，最好也按同样的方式设置图3中的正常区域305和混合区域304。
由于其它结构与第一实施例中的其它结构相同，所以将省略其说明。
通过使用这一结构，对于高速读取区域，有可能以较高的速度进行读取。另外，有可能减小因残余或各种干扰所造成的影响和提高可靠性。
(第三实施例)将给出根据本发明第三实施例的说明。
图8是表示根据本发明第三实施例的闪烁存储器的结构的示意图。
如图8中所示，根据本实施例的闪烁存储器是由闪烁存储器芯片801和用于在写过程中一次性保留数据的数据保留存储器802构成，并且使用了独立于闪烁存储器芯片801的存储器芯片。
与参照图3的第一实施例中所描述的结构相反，在本实施例中，替代区域信息存储区域310，使用了具有电可写/可擦除结构的区域信息存储区域810，最好采用与存储单元阵列803的结构相同的结构。
其它操作与第一实施例中的其它操作相同。
借助这种结构，把区域信息存储区域810内的混合区域中的高速读取区域和该混合区域中的正常读取操作区域以及正常读取区域与地址信号813进行比较，在产品交付之后，可以由用户设置用于执行读取、擦除以及写操作中的每一操作的区域信息，并且可以确定每一区域的容量。
更具体地讲，在一个存储单元中，包括能够存储2个位信息的多个多值存储单元的存储单元阵列803在存储单元阵列内具有其中把高速读取区域和具有正常读取速度的区域相混合的混合区域804以及具有正常读取速度的正常读取操作区域805。在混合区域804中，设置存储单元的阈值和所述区域，如参照图1所描述的。
另外，还提供了用于擦除存储单元阵列803的擦除控制电路806、用于执行向存储单元阵列803写入的写控制电路807、以及用于执行针对存储单元阵列803的读取操作的读取控制电路808，并且控制读取电路809。
区域信息存储区域810存储用于区分存储单元阵列803中的混合区域804和正常读取区域805的信息，并且具有与存储单元阵列803中的结构相同的结构以及可以执行电写入/擦除。
提供了用于选择存储单元阵列803的字线的行译码器811和用于选择位线的列译码器812。
而且，响应于地址信号813，指定用于执行闪烁存储器芯片801之读取、擦除以及写操作的每一操作的地址。
在本实施例中，可以取代参照图3在第一实施例中所描述的结构的区域信息存储区域310，简单地使用具有电可写/可擦除结构的区域信息存储区域810，并且希望其它部分应该具有与存储单元阵列803的结构相同的结构。
其它操作与第一实施例中的其它操作相同。
通过这种结构，把区域信息存储区域810内的混合区域中的高速读取区域和混合区域中的正常读取操作区域以及正常读取区域与地址信号813进行比较，在产品交付之后，可以由用户设置用于执行读取、擦除以及写操作中的每一操作的区域信息，并且可以确定每一区域的容量。
(第四实施例)将给出根据本发明第四实施例的说明。
图9是表示根据本实施例的闪烁存储器的结构的示意图。
根据本实施例的闪烁存储器包括闪烁存储器芯片901和用于在写入时一次性保留数据的数据保留存储器902，而且数据保留存储器902为独立于闪烁存储器芯片901的独立的存储器芯片，如图9中所示。
存储单元阵列903包括多个能够存储2个位信息的多值存储单元。在存储单元阵列903中，存在把具有将高速读取区域和具有正常读取速度的区域相混合的混合区域904，以及具有正常读取速度的正常读取操作区域905。在本实施例中，进行分立配置，并且设置存储单元的阈值和所述区域，如参照图1所描述的。
另外，还提供了用于擦除存储单元阵列903的擦除控制电路906、用于执行向存储单元阵列903写入的写控制电路907、以及用于执行存储单元阵列903之读取操作的读取控制电路908，并且实现了读取电路909的控制。
在本实施例中，区域信息存储区域存储用于区分存储单元阵列903中的混合区域904和正常读取区域905的信息，并且把1个位赋予存储单元阵列903中的每一字线。
另外，行译码器911用作选择存储单元阵列903的字线，和列译码器912用作选择位线。
而且，地址信号913代表用于指定执行闪烁存储器芯片901之读取、擦除以及写操作中的每一操作的地址的地址信号。
在本实施例中，把区域信息存储区域810设置为具有与参照图8在第三实施例中所描述结构的存储单元阵列903的结构相同的结构，而且，对于每一字线，把区域信息存储在一个位中，以设置区域信息存储区域。
其它操作与第一实施例中的其它操作相同。
在本实施例中，把区域信息存储区域910内的混合区域中的高速读取区域、混合区域中的正常读取操作区域以及正常读取区域与地址信号913进行比较，在产品交付之后，可以由用户自由地设置用于执行读取、擦除以及写操作中的每一操作的信息，并且可以把这一信息存储在区域信息存储区域中，而且不会造成浪费。
特别是，在一个存储单元中存储了3个或3个以上位的信息并且具有读取3或3个以上读取速度的闪烁存储器芯片的情况下，按多个组合来设置区域是可能的。
在根据本发明的非易失性存储器中，可以在一个芯片中实现对程序存储器的使用和对数据存储器的使用。因此，这种非易失性存储器能够适合于并入针对这两种使用的按需设置的(set)装置中。
权利要求
1.一种非易失性半导体存储装置，包括存储单元阵列，包括多个能够在一个存储单元中存储2个或2个以上位信息的存储单元；写控制电路，用于控制向存储单元阵列进行的写操作；擦除控制电路，用于控制擦除操作；读取控制电路，用于控制读取操作；以及读取电路，其能够采用多种读取方法，其中，把存储单元阵列逻辑地划分为多个具有不同读取速度的区域，而且各个具有不同读取速度的区域包括用于存储区域信息的区域信息存储区域，在所述区域信息中，把同时存在于存储单元中的至少两个地址设置为不同的区域；以及把读取控制电路构造为通过根据存储在区域信息存储区域中的区域信息确定将要读取的所划分区域中的任一区域、选择最佳读取方法以及控制读取电路来执行读取操作。
2.根据权利要求1所述的非易失性半导体存储装置，还包括数据保留存储器，把擦除控制电路构造为在不要求被重写的信息被存储在具有重写请求的区域内的存储单元中时，将该不要求被重写的信息一次性保留在数据保留存储器中，然后执行擦除操作，以及把写控制电路构造为将所保留的信息加到要被新写入的信息，确定将要被写入到构成写目标的存储单元的阈值，以及执行写操作。
3.根据权利要求2所述的非易失性半导体存储装置，其中，按这样一种方式设置存储单元的阈值，使得对应于将要按高速读取的地址的阈值中的差大于对应于将要按低速读取的地址的阈值中的差。
4.根据权利要求1所述的非易失性半导体存储装置，其中，通过电可写/可擦除非易失性半导体存储器构造区域信息。
5.根据权利要求1所述的非易失性半导体存储装置，其中，把具有不同读取速度的区域划分为针对各个读取速度的一个连续的地址区域，而且作为区域信息，区域信息存储区域存储作为在所划分区域之间的边界的地址。
6.根据权利要求1所述的非易失性半导体存储装置，其中，针对存储单元阵列中的每一擦除单位，划分具有不同读取速度的区域，并且针对每一擦除单位，存储区域信息。
7.根据权利要求1所述的非易失性半导体存储装置，其中，针对存储单元阵列中的每一字线，划分具有不同读取速度的区域，并且针对每一字线，存储区域信息。
8.根据权利要求7所述的非易失性半导体存储装置，其中，把区域信息存储在存在于与所划分区域的存储单元相同字线中的存储单元内。
9.一种用于驱动非易失性半导体存储装置的方法，所述非易失性半导体存储装置包括存储单元阵列，该存储单元阵列具有多个能够在一个存储单元中存储2个或2个以上位信息的存储单元，所述方法包括步骤把存储单元阵列逻辑地划分为多个具有不同读取速度的区域，以及将区域信息存储在区域信息存储区域中，在所述区域信息中，具有不同读取速度的各个区域将同时存在于存储单元中的至少两个地址设置为不同区域；根据存储在区域信息存储区域中的区域信息，确定读取所划分区域的任何一个区域；以及对于在确定步骤中所确定的区域，选择最佳读取方法，并且执行读取操作。
全文摘要
把存储单元阵列逻辑地划分为多个具有不同读取速度的区域，具有不同读取速度的各个区域包括用于存储区域信息的区域信息存储区域，在区域信息中，同时存在于存储单元中的至少两个地址被设置为不同的区域，读取控制电路构造为通过根据存储在区域信息存储区域中的区域信息确定将要读取的所划分区域的任何一个、选择最佳读取方法和控制读取电路来执行读取操作，以及把存储在一个存储单元中的多值信息中能够以短时间读取的地址设置为高速读取区域，并且将其与具有其它读取速度的区域相区别。结果，在一个存储单元阵列中能够有效地写和读取2个或2个以上位的信息，而不降低存储单元阵列的使用效率。
文档编号G11C16/10GK1953100SQ20061013595
公开日2007年4月25日 申请日期2006年10月17日 优先权日2005年10月17日
发明者中山雅义, 三好麻子, 山平征二 申请人:松下电器产业株式会社