嵌入式存储器中的位线预充电的制作方法

专利名称：嵌入式存储器中的位线预充电的制作方法
技术领域：
本公开一般涉及存储器，尤其涉及存储器的预充电技术。
背景技术：
许多存储器系统利用位线预充电通过输出驱动器在读访问过程中 协助检测存储的数据。同步预充电系统典型地使用一定的时钟边缘触 发多种事件，包括存储器预充电。然而，由于在时钟边缘之前地址信 息典型地是可用的，因此对时钟边缘的依赖典型地引入了时序空泡
(timing bubble),其使存储器访问处理变慢。而且，在这些传统的预 充电系统中，与同步预充电相关的有害问题，诸如偏斜、抖动和建立 吋间，可能在多个时钟周期中积累，由此阻碍对存储器适时地存取。 因此， 一种改进的存储器预充电技术将是有利的。


通过参考附图，可以更好地理解本公开，并且使本公开的多种特 征和优点对于本领域的技术人员变得显而易见。
图1是说明了根据本公开的至少一个实施例的实现异步存储器预 充电的示例性处理系统的框图。
图2是说明了根据本公开的至少一个实施例的示例性异步存储器 预充电系统的框图。
图3是说明了根据本公开的至少一个实施例的示例性局部位线和 全局位线预充电方案的时序图。
图4是说明了根据本公开的至少一个实施例的示例性存储器组件 的示图。
图5是说明了根据本公开的至少一个实施例的图4的存储器组件
的示例性实现方案的示图。
图6是说明了根据本公开的至少一个实施例的图5的存储器组件 实现方案的示例性操作的时序图。
不同附图中使用的相同的参考符号表示相似或相同的事项。
具体实施例方式
根据本公开的一个方面， 一种方法包括，基于第一地址值确定第 一预解码值并且响应第一时钟信号锁存第一预解码值以提供锁存的第 一预解码值。该方法进一步包括，仅直接响应锁存的第一预解码值， 终止存储器组件的第一位线的预充电。
根据本公开的另一方面， 一种方法包括，在第一时钟信号的第一 相位期间，基于第一地址值和第二地址值确定第一预解码值和第二预 解码值。该方法进一步包括，响应第一时钟信号的第一相位终止时的 第一边缘事件，锁存第一预解码值和第二预解码值，以提供锁存的第 一预解码值和锁存的第二预解码值。该方法额外包括，仅直接响应锁 存的第一预解码值，终止高速缓存的标签阵列的第一区段的第一位线 的预充电。该第一区段是响应锁存的第一预解码值的对应比特的断言 而选择的。该方法进一步包括，在第二时钟信号的第一相位期间，确 定第一区段的第一字线处的第一标签值。该第一字线是响应锁存的第 二预解码值的对应比特的断言而选择的。该方法额外包括，响应第二 时钟信号的第一相位终止时的第二边缘事件，锁存第一标签值。
根据本公开的另一方面， 一种集成电路器件包括，第一锁存器， 其具有用于接收第一预解码值的第一输入，用于接收第一时钟信号的 第二输入，和用于响应第一时钟信号的边缘事件提供锁存的第一预解 码值的输出。该集成电路器件进一步包括存储器组件。该存储器组件 包括用于接收锁存的第一预解码值和锁存的第二预解码值的输入、第 一位线、和联接到第一位线的多个字线。每个字线与锁存的第二预解
码值的对应比特相关联。该集成电路器件进一步包括逻辑，其具有用 于接收锁存的第一预解码值的对应比特的输入。该逻辑用于仅直接响 应锁存的第一预解码值的对应比特处的值，对第一位线预充电。
图1 6说明了用于对存储器组件预充电的示例性技术。地址信息，
诸如基地址和偏移值，用于生成预解码值。基于第一时钟锁存预解码 值。然后，在不等待时钟边缘事件(例如，上升时钟边缘)的情况下， 锁存的预解码值用于直接终止存储器组件的指明的局部位线以及全局 位线的预充电，由此减少或消除由于存储器预充电要求引起的存储器 访问处理中的时序空泡。
尽管此处为了易于说明在用于处理设备中的数据高速缓存的标签 阵列的背景下描述了示例性技术，但是本领域的技术人员可以在不偏 离本公开的范围的前提下，在其他的存储器组件中实现公开的技术， 诸如嵌入式存储器、外部存储器等。
图1说明了根据本公开的一个实施例的利用位线预充电的示例性
处理系统100。处理系统100表示利用存储器存储信息的多种处理系统 中的任何处理系统。系统100的示例性实现方案包括诸如微处理器或 微控制器的集成电路器件、诸如个人计算机主板等的多芯片设计。为 了易于说明，此处在具有嵌入式数据高速缓存的集成电路器件的背景 下讨论处理系统100。
如所说明的，处理系统100包括处理核心102、地址解码模块104、 和1级(Ll)数据高速缓存106，该数据高速缓存通过一个或多个总线 连接。Ll数据高速缓存106包括标签阵列108和数据阵列110。在操 作中，处理核心102访问L1数据高速缓存106以获得存储的数据，用 于在执行指令时使用。作为访问处理的一部分，处理核心102向地址 解码模块104提供与高速缓存访问相关联的地址信息120用于预解码。 地址信息120包括两个或多个操作数，诸如操作数A和B。在一个实
施例中，操作数A和B包括基地址和偏移值，其由存储器管理单元 (MMU)(未示出)使用，以计算用于访问Ll数据高速缓存106的 有效地址。
响应接收地址信息120的操作数A和B，地址解码模块104生成 两个或多个预解码值，包括预解码值A和预解码值B。在2005年10 月25日提交的题为"SYSTEM AND METHOD FOR MEMORY ARRAY WITH FAST ADDRESS DECODER "的美国专利申请Serial No. 11/257,932 (Attorney Docket No. SCI 3 805TC)中描述了由操作数A和 B生成预解码值A和预解码值B的示例性方法，其整体内容在此处并 入作为参考。
地址解码模块104向标签阵列108提供预解码值A和预解码值B， 分别作为信号122和信号124。标签阵列108通过基于预解码值A和 预解码值B激活字线，完成地址信息120的预解码。在上文引用的美 国专利申请Serial No. 11/257,932中描述了基于预解码值A和预解码值 B生成有效地址的方法。然后标签阵列108比较与该有效地址相关联的 标签存储器位置处存储的标签数据，以确定所请求的数据是否存储在 数据阵列110中。如果是，则将请求的数据作为信号126从L1数据高 速缓存106提供给处理核心102。
应当认识到，标签阵列108和数据阵列110执行高速传感，并且 因此在读访问过程中利用存储器预充电，用于在标签阵列108和数据 阵列110的输出驱动器(未示出)处进行适当的比特值检测。然而， 与将时钟边缘或时钟相位的改变用作在确认对应位线时触发终止预充 电的传统技术相反，，在一个实施例中，处理系统100利用预解码值A 和预解码值B异步终止由预解码值A和预解码值B确认的对应位线的 预充电(即，不等待作为触发事件的时钟边缘)。如所说明的，标签 阵列108接收时钟信号132 (时钟Q)并且地址解码模块104接收时 钟信号133 (时钟C2)，其中在一个实施例中，时钟信号133基本上
是时钟信号132的反相表示。如此处参考图2更详细的描述，地址解 码模块104利用时钟信号133控制操作数A和B的预解码以生成预解 码值A和预解码值B并且进一步控制预解码值A和预解码值B的锁存。 一旦锁存之后，直接响应预解码值A和预解码值B至少之一，终止标 签阵列108处的对应位线的预解码值A和B的预充电。然后标签阵列 108使用时钟信号132控制由预解码值A和预解码值B计算的有效地 址所确认的标签值的锁存。因此，不同于依赖时钟信号132触发标签 阵列108的预充电的终止，标签阵列108可以利用预解码值A和预解 码值B确认适当的位线并且在锁存预解码值A和预解码值B时立刻终 止预充电过程。相比于传统的同步预充电技术，通过减少对时钟信号 132的依赖性，标签阵列108可以更快地访问适当的位线并且因此更快 地使对应的标签数据可用。
参考图2，根据本公开的至少一个实施例更加详细地描述了处理 系统100利用的异步预充电系统。在所示出的示例中，地址解码模块 104包括解码模块202和锁存器204，并且标签阵列108包括标签解码 模块206、比特单元阵列208和锁存器210。解码模块202具有分别用 于接收操作数A (信号212)和B (信号214)的输入，和用于接收时 钟信号133 (时钟C2)的输入。解码模块202进一步具有用于提供通 过解码模块202由操作数A和B的值生成的预解码值A和预解码值B (信号216)的输出，以及用于提供全局预充电控制信号218的输出。 全局预充电控制信号218用于控制如此处所述的标签阵列108的全局 位线的预充电。锁存器204包括用于接收操作数A和B的值的锁存输 入、用于接收全局预充电控制信号218的锁存输入、用于接收时钟信 号133的控制输入、以及用于响应时钟信号133提供锁存的预解码值A 和预解码值B (信号226)和锁存的全局预充电控制信号228的输出。 锁存器204可以包括动态锁存器、静态锁存器、伪锁存器(cheater latch) 等。
标签解码模块206包括用于接收预解码值A和预解码值B (信号
226)的输入、用于接收锁存的全局预充电控制信号228的输入、以及 用于提供由预解码值A和预解码值B确定的对应地址值的读字线
(RWL)标识符的输出。比特单元阵列208包括用于接收RWL标识符 的输入、对应于多个读字线的多个比特单元行、以及用于提供对应于 输入处接收的RWL标识符的存储在比特单元行处的标签值(信号230) 的输出。锁存器210包括用于接收标签值的锁存输入、用于接收时钟 信号132的控制输入、以及用于响应时钟信号132提供锁存的标签值
(信号232)的输出。
如图2说明的，解码模块202生成预解码值A和B的操作由时钟 信号133控制，同样通过锁存器204的预解码值A和B的锁存也是由 信号133控制。然而，亦如所说明的，锁存的比特单元阵列208的预 充电仅直接响应锁存的预解码值A和B和全局预充电控制信号228， 不依赖于作为预充电触发事件的时钟信号。
参考图3，根据本发明的至少一个实施例说明了时序图300，其说 明了图2的预充电系统的示例性操作。时序图300包括表示时钟信号 132和时钟信号133的时钟信号302、表示用于高速缓存访问序列的预 解码值A和B的生成的预解码信号304、以及响应预解码值A和B表 示标签值的确定的标签输出信号306。
如所说明的，在时钟相位310期间，其中时钟信号133为高并且 时钟信号132为低，位线的预充电开始于时间to并且解码模块202 (图 2)在时长320中生成预解码值A和预解码值B。锁存器204 (图2) 在时钟相位310的时长321中锁存预解码值A和预解码值B。在时钟 相位310的末端处的边缘事件之前，锁存的预解码值A和B在时长321 的时间ti处对于标签解码模块206 (图2)是可用的。响应锁存器204 输出预解码值A和预解码值B，比特单元阵列208 (图2)在时长322 中结束由预解码值A和B至少之一确认的一个或多个位线的预充电。 在时长322中，标签解码模块206继续确定有效地址，其确认比特单
元阵列208的对应的存储位置，并且一旦确认，则将确认的存储位置 中存储的标签值输出到锁存器210 (图2)。在时长323的时间b处， 锁存器210响应时钟相位311和312之间的边缘事件锁存标签值并且 提供锁存的标签值用于输出，其中锁存的标签值用于确定数据阵列110 (图1)的对应存储位置是否存储了请求的数据。因此，不同于传统的 预充电方案，其中必须等待时间t2处的边缘事件，标签解码模块206 可以在锁存的值在时间tl处可用时立刻停止预充电，由此减少或消除 了锁存的预解码值A和B变为可用时(时间t。同边缘事件发生时(时 间t》之间的时间滞后334。
参考图4和5，根据本公开的至少一个实施例说明了标签阵列108 的示例性实现方案。如图4所示，标签阵列108可以分为多个存储器 块402，其中每个存储器块402包括标签解码模块404和比特单元模块 406。每个标签解码模块404接收对应的预解码比特预解码值A[x]和来 自预解码值B
的n比特值，由其控制对应的多个读字线(RWLs)。 为了在图4的背景下说明，预解码值A和B是八比特的值(预解码值 A
和预解码值B
)，其中第一存储器块402接收预解码值A[O] 和预解码值B
以控制RWLs 0~7，第二存储器块402接收预解码值 A[l]和预解码值B
以控帝ij RWLs 8~15，如此等等。标签阵列108 进一步包括多个预充电模块408，其中每个预充电模块408接收来自预 解码值A的对应的比特值。为了说明，第一预充电模块408接收预解 码值A[O]，第二预充电模块410接收预解码值A[l]，如此等等。
在所示出的示例中，每个预解码值A和B是独热(one hot)值， 因此仅断言每个值的一个比特位置。由于每个存储器块402接收预解 码值A的不同比特，因此预解码值A的断言比特确认将被访问用于读 操作的对应的存储器块402。通过相似的方式，利用独热的预解码值B 的多个比特值确定所确认的存储器块402的哪个读字线将被断言。为 了说明，假设预解码值A
具有值x01000000 (即，断言预解码值 A[l])，其中第二存储器块402在其输入处接收预解码值A[l]。进一
步假设预解码值B
具有值x00000100 (即，断言B[5])。在该示例 中，由于预解码值A[l]被断言导致第二存储器块402的标签解码模块 404被触发，因此标签解码模块404被激活，并且作为响应，断言RWL 5，其对应于断言的预解码B[5]比特位置。
除了确认与读操作相关联的存储器块和读字线之外，预解码值A 还用于直接触发适当的位线的预充电的终止。由于预解码值A是独热 值，因此仅有一个预充电模块408接收断言值。因此，每个预充电模 块408被配置为响应预解码值A的其对应比特值的断言，停止对应的 存储器块的局部位线的预充电。为了说明，假设预解码值A
具有值 xlOOOOOOO(即，断言预解码A[O]比特值)，其中第一存储器块402和 第一预充电模块408在其输入处接收预解码值A[O]。在该示例中，第 一预充电模块408将响应断言的预解码A[O]比特值的接收，停止第一 存储器块402的局部位线的预充电。
图5更加详细地说明了图4的实现方案。在所示示例中，存储器 块402的每个比特单元模块406包括多行比特单元502。每行比特单元 502连接到存储器块402的对应的读字线(例如，RWLO)。而且，比 特单元模块402的每列比特单元502连接到对应的局部位线504。每个 局部位线504依次连接到对应的全局位线506。每个全局位线506连接 到输出驱动器570，其基于全局位线506上承载的电压或电流确定存储 的比特值。在所说明的示例中，输出驱动器570包括晶体管572，其 具有联接到全局位线506的第一电流承载电极、联接到电压参考(例 如，Vcc)的第二电流承载电极、和联接到输出驱动器570的输出 (DOUT)的控制电极；以及反相器574，其具有连接到全局位线506 的输入和连接到输出驱动器570的输出(dout)的输出。
在所说明的示例中，每个比特单元502包括八晶体管(8T)比特 单元，其连接到写字线(WWL) 512、读字线(RWL) 510、写位线514 (Wb》和516 (WIV)、以及对应的局部位线504。因此，比特单元
502包括晶体管520，其具有联接到写字线512的控制电极、连接到 写位线514的第一电流承载电极、和连接到节点521的第二电流承载 电极；晶体管522，其具有联接到写字线512的控制电极、连接到写位 线516的第一电流承载电极、和连接到节点523的第二电流承载电极； 反相器524，其具有联接到节点521的输入和联接到节点523的输出； 反相器526，其具有联接到节点523的输入和联接到节点521的输出； 晶体管528，其具有连接到读字线510的控制电极、联接到节点529的 第一电流承载电极和联接到局部位线504的第二电流承载电极；以及 晶体管530，其具有联接到节点523的控制电极、联接到节点529的第 一电流承载电极和联接到电压参考(例如，地)的第二电流承载电极。
如图5说明的，标签解码模块404可被实现为组合逻辑，其中每 个比特对(预解码值A[x]，预解码值B[n])被输入到对应的NAND (与 非门)门542，并且NAND门的输出被输入到反相器，其依次用于断 言和解除断言对应的读字线。为了说明，第一存储器块404接收预解 码值A
和预解码值
，其中预解码值A[O]和预解码值[O]被输入到 NAND门542并且NAND门542的输出被提供给反相器544，其依次 控制读字线510 (RWLO)。因此，当比特预解码值A[O]和预解码值 B[O]被断言用独热的预解码值A和B时，反相器544的输出将被断言， 由此断言读字线510。同样地，当任一比特预解码值A[O]或预解码值 B[O]未被断言时，反相器544的输出未被断言，由此读字线510未被断 言。而且，在特定情况中，可以利用读使能信号控制读访问。因此， NAND门542可以进一步包括用于接收读使能信号的第三输入，由此 NAND的输出仅在读使能信号被断言时求反。
如图5进一步说明的，预充电模块408也可被实现为组合逻辑。 在所示示例中，每个预充电模块408包括反相器546，其具有用于接 收预解码值A的对应比特值的输入和输出；反相器548，其具有联接 到反相器546的输出的输入和输出；p型晶体管560，其具有联接到反 相器548的输出的控制电极、联接到电压参考(例如，Vcc)的第一电
流承载电极和联接到局部位线504的第二电流承载电极；反相器562, 其具有联接到局部位线504的输入和输出；保持晶体管561，其具有联 接到电压参考(例如，Vcc)的第一电流承载电极、联接到反相器562 的输入的第二电流承载电极和联接到反相器562的输出的控制电极； 以及晶体管564，其具有联接到反相器562的输出的控制电极、联接到 电压参考(例如，地)的第一电流承载电极和联接到全局位线506的 第二电流承载电极。因此，晶体管560仅直接响应预解码值A的对应 比特值的断言，停止其电流承载电极之间的电流，由此允许局部位线 504承载比特单元502中存储的值。应当认识到，预充电模块408包括 与存储器块502的其他局部位线相同的配置。
除了异步终止待访问的存储器块402的局部位线的预充电之外， 全局预充电模块560用于响应全局预充电控制信号218(图2)的断言， 异步终止标签阵列108的全局位线506的预充电。在一个实施例中， 当任何预解码值A的比特位置被断言时(g卩，当预解码值A不是零时)， 预充电控制信号218被断言。因此，全局预充电控制信号218可被生 成为，例如，OR (或)门(或者OR门层级)的输出，该OR门对预 解码值A的每个比特位置都具有输入。在所示示例中，全局预充电模 块560被实现为组合逻辑，包括反相器552，其具有用于接收全局预 充电控制信号218的输入和输出；反相器554，其具有联接到反相器 552的输出的输入和输出；以及p型晶体管556，其具有联接到反相器 554的输出的控制电极、联接到电压参考(例如，Vcc)的第一电流承 载电极和联接到全局位线506的第二电流承载电极。应当认识到，反 相器552和554用于匹配NAND门542和反相器544用于断言对应的 读字线时引入的延迟。因此，当全局预充电控制信号218被断言时， 晶体管556停止其电流承载电极之间的电流，由此允许全局位线506 承载局部位线504上的值。
参考图6，根据本公开的至少一个实施例说明了时序图600，其说 明了图4和5的实现方案的示例性操作。时序图600包括表示时钟信
号132和133 (图1)的信号601、表示预解码值A和预解码值B的断 言的信号602、表示存储器块的局部位线的预充电的信号604(低有效)、 表示存储器块的全局位线的预充电的信号606 (低有效)、表示存储器 块的读字线的断言的信号608、表示施加到对应的局部位线上的比特单 元行的值的输出的信号610、表示从局部位线到全局位线的值的传输的 信号612、和表示由全局位线的传感放大导致的标签值的输出的信号 614。
在时间tQ (时间620)，时钟信号(信号601)的边缘事件(例如， 上升边缘)使能预解码值A和预解码值B的生成。在时间t,之前，局 部和全局位线被预充电。在时间t,(时间621)，预解码值A和B被 锁存，并且作为响应，由预解码值A确认的存储器块的局部位线和全 局位线的预充电在时间t2 (时间622)被异步终止，由预解码值A确认 的对应的读字线被断言。在时间{3 (时间623)，沿对应于断言的读字 线的行的每个比特单元的值被传输到对应的已预充电的位线，并且在 时间t4(时间624)，局部位线上的值被传输到对应的全局位线并且被 提供为输出。
在时间ts (时间625)，预解码值A和B被拉低或者未被断言， 并且作为响应，关于局部和全局位线的预充电处理开始于时间16(时间 626)。随后，局部位线和全局位线在时间t7 (时间627)被预充电， 并且因此，标签阵列108的输出被解除断言或者被拉低。
通过考虑此处公开的本公开的说明书和实践，本公开的其他的实 施例、应用和优点对于本领域的技术人员是显而易见的。说明书和附 图应仅被视为示例性的，并且因此本公开的范围应仅由附属权利要求 及其等效物限定。
权利要求
1. 一种方法，包括基于第一地址值确定第一预解码值；响应第一时钟信号，锁存所述第一预解码值以提供锁存的第一预解码值；以及仅直接响应所述锁存的第一预解码值，终止存储器组件的第一位线的预充电。
2. 如权利要求l所述的方法，其中所述存储器组件包括高速缓存 的标签阵列。
3. 如权利要求2所述的方法，进一步包括基于所述锁存的第一预解码值，确定与所述标签阵列相关联的标 签值；以及响应第二时钟信号，锁存所述标签值。
4. 如权利要求3所述的方法，其中所述第二时钟信号包括所述第 一时钟信号的基本上反相的表示。
5. 如权利要求l所述的方法，进一步包括 基于第二地址值确定第二预解码值；响应所述第一时钟信号，锁存所述第二预解码值以提供锁存的第二预解码值；以及仅直接响应所述锁存的第二预解码值，终止所述存储器组件的第 二位线的预充电，其中所述存储器组件的所述第二位线与所述第二预解码值相关联。
6. 如权利要求5所述的方法，其中- 所述第一位线包括与所述存储器组件的第一存储器区段相关联的 第一局部位线，所述第一存储器区段包括第一多个字线；以及所述第二位线包括与所述存储器组件的第二存储器区段相关联的第二局部位线，所述第二存储器区段包括第二多个字线。
7. 如权利要求6所述的方法，进一步包括仅直接响应所述第一预解码值和所述第二预解码值至少之一，终 止与所述第一位线和所述第二位线相关联的全局位线的预充电。
8. 如权利要求l所述的方法，其中所述存储器组件包括多个存储器区段，每个存储器区段包括对应 的多个字线；所述第一预解码值的每个比特与所述多个存储器区段中的对应的 一个存储器区段相关联；以及其中直接响应所述第一预解码值的对应比特的断言，终止存储器 区段的位线的预充电。
9. 一种方法，包括在第一时钟信号的第一相位期间，基于第一地址值和第二地址值确定第一预解码值和第二预解码值；响应所述第一时钟信号的所述第一相位终止时的第一边缘事件， 锁存所述第一预解码值和所述第二预解码值，以提供锁存的第一预解 码值和锁存的第二预解码值；仅直接响应所述锁存的第一预解码值，终止高速缓存的标签阵列 的第一区段的第一位线的预充电，其中所述第一区段是响应所述锁存 的第一预解码值的对应比特的断言而选择的；在第二时钟信号的第一相位期间，确定所述第一区段的第一字线 处的第一标签值，其中所述第一字线是响应所述锁存的第二预解码值 的对应比特的断言而选择的；以及响应所述第二时钟信号的所述第一相位终止时的第二边缘事件，锁存所述第一标签值。
10. 如权利要求9所述的方法，其中所述标签阵列包括全局位线 和多个区段，所述多个区段包括所述第一区段，每个区段包括对应的 多个字线和联接到所述全局位线的局部位线，其中所述第一区段的所 述第一位线包括所述第一区段的局部位线。
11. 如权利要求IO所述的方法，进一步包括仅直接响应所述锁存的第一预解码值，终止所述全局位线的预充电。
12. 如权利要求9所述的方法，进一步包括-在所述第一相位随后的所述第一时钟信号的第二相位期间，基于第三地址值和第四地址值确定第三预解码值和第四预解码值；响应所述第一时钟信号的所述第二相位终止时的第三边缘事件， 锁存所述第三预解码值和所述第四预解码值，以提供锁存的第三预解 码值和锁存的第四预解码值；仅直接响应所述锁存的第三预解码值，终止所述标签阵列的第二 区段的第二位线的预充电，其中所述第二区段是响应所述锁存的第三预解码值的对应比特的断言而选择的；在所述第二时钟信号的第二相位期间，确定所述第二区段的第二 字线处的第二标签值，其中所述第二字线是响应所述锁存的第四预解 码值的对应比特的断言而选择的；以及响应所述第二时钟信号的所述第二相位终止时的第四边缘事件， 锁存所述第二标签值。
13. —种集成电路器件，包括第一锁存器，所述第一锁存器具有用于接收第一预解码值的第一 输入，用于接收第一时钟信号的第二输入，和用于响应所述第一时钟 信号的边缘事件提供锁存的第一预解码值的输出；存储器组件，包括输入，所述输入用于接收所述锁存的第一预解码值和所述锁 存的第二预解码值；第一位线；多个字线，所述多个字线联接到所述第一位线，其中每个字 线与所述锁存的第二预解码值的对应比特相关联；以及逻辑，所述逻辑具有用于接收所述锁存的第一预解码值的所述对 应比特的输入，所述逻辑用于仅直接响应所述锁存的第一预解码值的 所述对应比特处的值，对所述第一位线预充电。
14. 如权利要求13所述的集成电路器件，进一步包括 预解码模块，所述预解码模块包括用于接收第一地址值的第一输入，用于接收第二地址值的第二输入和联接到所述锁存器的所述第一 输入以基于所述第一地址值和所述第二地址值提供所述第一预解码值 的输出。
15. 如权利要求13所述的集成电路器件，进一步包括 第二锁存器，所述第二锁存器具有联接到所述存储器组件的输出的第一输入，用于接收第二时钟信号的第二输入，和用于响应所述第 二时钟信号的边缘事件提供锁存的输出值的输出。
16. 如权利要求15所述的集成电路器件，其中所述存储器组件包 括高速缓存的标签阵列，并且所述锁存的输出值包括锁存的标签值。
17. 如权利要求13所述的集成电路器件，其中所述第一锁存器包 括从由动态锁存器、静态锁存器和伪锁存器构成的组中选择的锁存器。
18. 如权利要求13所述的集成电路器件，其中所述存储器组件进 一步包括逻辑，所述逻辑具有用于接收所述锁存的第二预解码值的输入， 所述逻辑用于响应对应于确认的字线的所述锁存的第二预解码值的比 特处的值的断言，断言所述多个字线中的所述确认的字线。
19. 如权利要求13所述的集成电路器件，其中所述存储器组件进 一步包括第二位线；以及逻辑，所述逻辑具有用于接收所述锁存的第一预解码值的输入， 所述逻辑用于直接响应所述锁存的第一预解码值，对所述第二位线预 充电。
20. 如权利要求13所述的集成电路器件，其中所述第二时钟信号 包括所述第一时钟信号的基本上反相的表示。
全文摘要
一种集成电路器件(100)包括第一锁存器(204)，其具有用于接收第一预解码值的第一输入，用于接收第一时钟信号的第二输入，和用于响应第一时钟信号的边缘事件提供锁存的第一预解码值的输出。该集成电路器件(100)进一步包括存储器组件(104)。该存储器组件(104)包括用于接收锁存的第一预解码值和锁存的第二预解码值的输入、第一位线(514)、和联接到第一位线的多个字线。每个字线与锁存的第二预解码值的对应比特相关联。该集成电路器件(100)进一步包括逻辑，其具有用于接收锁存的第一预解码值的对应比特的输入。该逻辑(404)用于仅直接响应锁存的第一预解码值的对应比特处的值，对第一位线预充电。
文档编号G11C8/00GK101390169SQ200780006887
公开日2009年3月18日 申请日期2007年2月8日 优先权日2006年2月27日
发明者拉温德拉·拉马拉朱 申请人:飞思卡尔半导体公司