专利名称：闪速存储器器件和系统的制作方法
闪速存储器器件和系统发明背景发明领域本发明大体上涉及存储器器件，并且更具体地涉及闪速存储器器件和闪速存储器系统。相关技术的描述当代的闪速存储器器件和系统是比它们应当具有的效率更低效率的。这种低效率的一个原因是以下事实，即闪速存储器器件被排列在单一阵列中或独立的较小阵列中，其以较大偏压操作用于典型的“读取”操作。例如，某些已知的之前的闪速存储器器件和系统需要在1.8伏特至5伏特的范围内的电压以便为单一阵列供电。此外，之前的闪速存储器器件和系统是比它们应当具有的速度更低速度的。增加用于实行它们的功能的时间的一个原因是由于以下事实，即这些之前的闪速存储器器件和系统通过全局位线(GBL)将数据读取至读出放大器(SA)。此外，进行通过GBL的向SA的读取操作增加了会进一步限制读取操作的速度的寄生负载。因此，更快速的和更高效率的闪速存储器器件和系统是期望的。附图简述为了使本发明的优点容易理解，将通过参照在所附的附图中图示的具体的实施方案作出对上文简要地描述的本发明的更具体的描述。要理解的是，这些附图仅描绘了本发明的典型实施方案并且不因此被认为是对本发明范围的限制，本发明将通过使用附图以另外的方式和细节来描述和解释，在附图中:
图1是存储单元的一个实施方案的示意图；图2是闪速存储器系统的一个实施方案的方框图；图3是图2的闪速存储器系统中的存储器器件的一成对的扇区(sector)的方框图；以及图4是用于操作闪速存储器系统的方法的一个实施方案的流程图。附图的详细描述在本描述中对“一个实施方案”或“一实施方案”的指代意指与该实施方案相关地描述的具体的特征、结构或特性被包括在本发明的至少一个实施方案中。位于本说明书中的各位置处的短语“在一个实施方案中”不一定指代同一个实施方案。在以下的详细描述中，为了解释的目的，多种具体的细节被提出以提供对本申请的主题内容的充分的理解。然而，对于本领域的技术人员而言明显的是，所公开的实施方案、要求保护的主题内容以及它们的等效物可以在没有这些具体的细节的情况下被实践。详细描述包括对附图的参考，其中附图形成详细描述的一部分。附图示出了根据示例性的实施方案的图示。这些实施方案还可以在本文中被称为“实施例”，其以足够的细节描述以使本领域的技术人员能够实践本文描述的要求保护的主题内容的实施方案。实施方案可以被组合，其他的实施方案可以被利用，或结构的、逻辑的和电的改变可以被作出，而不偏离要求保护的主题内容的范围和精神。应当理解，本文描述的实施方案无意于限制主题内容的范围，而是使本领域的技术人员能够实践、制造和/或使用主题内容。本文描述的各种实施方案包括存储器电路和存储器系统。一个存储器电路包括活动存储器器件、非活动存储器器件、和被耦合在活动存储器器件和非活动存储器器件之间的读出放大器。存储器电路还包括被耦合在非活动存储器器件和读出放大器之间的参考电流。在多种实施方案中，活动存储器器件和非活动存储器器件是相同类型的存储器器件，并且非活动存储器器件是关于活动存储器器件中的漏电流和寄生负载的参考存储器器件。一个存储器系统包括耦合于彼此的多个存储器电路。在此，每个存储器电路包括活动存储器器件、非活动存储器器件、和被耦合在活动存储器器件和非活动存储器器件之间的读出放大器。存储器电路还包括被耦合在非活动存储器器件和读出放大器之间的参考电流。在多种实施方案中，活动存储器器件和非活动存储器器件是相同类型的存储器器件，并且非活动存储器器件是关于活动存储器器件中的漏电流和寄生负载的参考存储器器件。多种其他的实施方案提供用于感测存储器电路中的电流的方法。一个方法包括:向第一存储器器件供电；以及，比较第一存储器器件中的电流的量和参考电流，所述参考电流被耦合到与第一存储器器件是相同类型的存储器器件的第二存储器器件。现在转向附图，图1是存储单元100的一个实施方案的示意图。至少在所图示的实施方案中，存储单元100包括硅-氧化物-氮化物-氧化物-硅(SONOS)晶体管110、n-沟道金属氧化物半导体场效应晶体管(nMOSFET) 120、和耦合到SONOS晶体管110和nMOSFET120的被隔离的扇区P-阱(SPW) 130。SONOS晶体管110包括耦合到竖直源线(SL)的源极以及耦合到水平SONOS字线(WLS)的栅极。此外，SONOS晶体管110包括耦合到nMOSFET 120的漏极。nMOSFET 120包括耦合到SONOS晶体管110的漏极的源极。nMOSFET还包括耦合到水平字线(WL)的栅极以及连接到竖直位线(BL)的漏极。存储单元100还包括耦合到WL的电压输入端140、耦合到WLS的电压输入端150、耦合到SL的电压输入端160以及耦合到SPW 130的电压输入端170。此外，存储单元100包括耦合到BL的电流输出端180。现在参考图2，图2是闪速存储器系统200 (例如非易失性(NV)存储器)的一个实施方案的方框图。至少在所图示的实施方案中，闪速存储器系统200包括存储单元100的阵列(见图1)，存储单元100的阵列包括多个扇区210(在本文中被分别标记为扇区211、扇区213、扇区215、扇区217、扇区219和扇区221),多个扇区210每个都经由高电压控制部223耦合到高电压(HV)的正电压泵(VPOS) 227和负电压泵225，所述高电压控制部223被耦合到多个WLS行驱动器/控制器260并且耦合到驱动多个GBL 240的高电压闩锁电路组230。虽然图2图示的闪速存储器系统包括六(6)个扇区210 (扇区211、扇区213、扇区215、扇区217、扇区219和扇区221 )，但是闪速存储器系统200可以包括任何数量的扇区210，这取决于闪速存储器系统200的需要和/或应用。在多种实施方案中，闪速存储器系统200包括在两(2)个扇区210至六十四(64)个扇区210的范围内的多个扇区210，并且在一个实施方案中，闪速存储器系统200包括十六(16)个扇区210。扇区210被排列为多个成对的扇区。在图2中图示的实施方案中，扇区211和扇区213形成第一对扇区，扇区215和扇区217形成第二对扇区，并且扇区219和扇区221形
成第三对扇区。在图2中图示的实施方案中，扇区211、扇区213、扇区215和扇区217执行闪速存储器系统200的正常的存储器操作(例如编程、擦除和读取操作)，而扇区219和扇区221是管理存储器(SM)扇区。扇区211、扇区213、扇区215和扇区217 (即非SM扇区)可每个都包括任何数量的行的存储器器件100，这取决于闪速存储器系统200的需要和/或应用。在一个实施方案中，扇区211、扇区213、扇区215和扇区217每个都包括多行(在两(2)行至一千零二十四(1024)行的范围内)存储器器件100。在一个实施方案中，扇区211、扇区213、扇区215和扇区217每个都包括二百五十六(256)行存储器器件100，通过包括二百五十六(256)行存储器器件100限制了在读取操作期间的列泄漏(column leakage)的量并且减少了在擦除和编程操作期间的耐久性问题的数量，这是因为，在任何扇区内，高电压都会被限制。扇区211、扇区213、扇区215和扇区217还可以包括任何数量的列的存储器器件100，这取决于闪速存储器系统200的需要和/或应用。在多种实施方案中，扇区211、扇区213、扇区215和扇区217可每个都包括在多列(八(8)列至一万六千三百八十四(16384)列的范围内)存储器器件100，并且在一个实施方案中，扇区211、扇区213、扇区215和扇区217每个都包括四千零九十六(4096)列存储器器件100。扇区219和扇区221 (即SM扇区)被用于配置和/或管理闪速存储器200 (即扇区211、扇区213、扇区215、扇区217、SM扇区219和SM扇区221)和/或成对的扇区(即成对的扇区211/213、成对的扇区215/217和成对的SM扇区219/221)。扇区219和扇区221可每个都包括任何数量的行的存储器器件100，这取决于闪速存储器系统200的需要和/或应用。在多种实施方案中，扇区219和扇区221每个都包括多个行(在两(2)行至一千零二十四(1024)行的范围内)，并且在一个实施方案中，扇区219和扇区221每个都包括六十四(64)行存储器器件100。扇区219和扇区221还可以包括任何数量的列的存储器器件100，这取决于闪速存储器系统200的需要和/或应用。在多种实施方案中，扇区219和扇区221每个都包括多列(在八(8)列至一万六千三百八十四(16384)列的范围内)的存储器器件100，并且在一个实施方案中，扇区219和扇区221每个都包括四千零九十六(4096)列存储器器件100。在一个实施方案中，扇区219和扇区221每个都包括与非SM扇区(即在图2中图示的实施方案中的扇区211、扇区213、扇区215和扇区217)相同数量的列。在另一个实施方案中，扇区219和扇区221每个都包括与非SM扇区相同的数量的列，但是包括不同的数量的行。在又一个实施方案中，扇区219和扇区221每个都包括与非SM扇区相同的数量的行和列。在一个实施方案中，扇区211、扇区213、扇区215、扇区217、扇区219和扇区221每个都跨越阵列，在每个扇区210内的存储器器件100的行也跨越阵列，其中每个行包括等于每个扇区210中的列的数量的多个存储器器件100。在每个扇区210中的列竖直地延伸并且包括每个扇区210的高度，并且在一个实施方案中，每个列包括与每个扇区210中的行相同数量的存储单元100。高电压控制部223可以是能够控制被提供给扇区210的电压的量的任何系统和/或设备。具体地，高电压控制部223被配置为控制分别向高电压闩锁电路组230和向多个WLS行驱动器/控制器260提供负电压和正电压的VNEG泵225和VPOS泵227，WLS行驱动器/控制器260的电压动态地增加/减少，这取决于闪速存储器系统200是否正在进行编程操作、擦除操作或读取操作。高电压闩锁电路组230包括与每个扇区210中的存储器器件100的列相同的数量的高电压闩锁电路2310 (在图2中未示出)。例如，如果每个扇区210包括四千零九十六(4096)个列，那么高电压闩锁电路组230包括四千零九十六(4096)个高电压闩锁2310。每个高电压闩锁电路2310被耦合到其在扇区210内各自的列中的每行存储器器件100并且被配置为经由各自的GBL 240向每个扇区210的每个列中的存储器器件100的行提供高电压。每个GBL 240被配置为在编程操作和擦除操作期间(但不在读取操作期间)向存储器器件100提供高电压。此外，在高电压操作期间，每个GBL240被耦合到高电压闩锁电路2310以及沿着特定列耦合到每个扇区210中的每行存储器器件100。具体地，特定的GBL240沿着扇区211、213、215、217、219和221中的每一个中的存储器器件100的列耦合，并且该特定的GBL 240耦合到在扇区211、213、215、217、219和221中的每一个中的存储器器件100的该列内的每行存储器器件100。例如，用于列O的GBL 240将被耦合到在扇区211、213、215、217、219和221中的每一个中的列O中的每行存储器器件。因此，如图2的实施方案中图示，用于列O的GBL 240被耦合到在位于扇区211、213、215、217、219和221的列O中的扇区211、213、215、217、219和221中的每行存储器器件100并向所述每行存储器器件100提供高电压。具体地，用于列O的GBL 240被耦合到扇区211、213、215和217的列O中的二百五十六(256)行存储器器件100并且被耦合到扇区219和221的列O中的六十四(64)行存储器器件100。每个GBL 240被耦合到一个或多个扇区210，这取决于闪速存储器系统正在操作的模式(例如编程或擦除模式)。此外，来自成对的扇区中的每一个相应列的多列的多个BL被耦合到用于传感目的的读出放大器250。每对扇区210中的每列的每个BL都耦合到读出放大器组250，所述读出放大器组250被配置为感测成对扇区内的每个各自扇区210中的列中的电流的量，并且被配置为驱动公用输出总线(Dout)。每个读出放大器250可以被耦合在扇区210对内的任何数量的相应列BL之间。在图2中图示的实施方案中，每个读出放大器250被耦合到成对的扇区中的三十二列存储器器件100，使得每个组包括一百二十八(128)个读出放大器250 (即4096列除以每个读出放大器32列等于128个读出放大器(4096/32=128))。例如，当闪速存储器系统200的实施方案利用每个读出放大器250更大数量的列时，每个读出放大器组250将包括比图2中图示的实施方案更小数量的读出放大器250。相反地，当闪速存储器系统200的实施方案利用每个读出放大器250更小数量的列时，每个读出放大器组250将包括比图2中图示的实施方案更大数量的读出放大器250。此外，闪速存储器系统200的其他实施方案可在每个组中包括更大数量、更小数量或相同数量的读出放大器250，这取决于每个扇区210中的列的数量以及所利用的每个读出放大器250的列的数量。每个WLS行驱动器/控制器260被耦合到各自扇区210的每个行中的每个SONOS晶体管110的栅极(见图3)。WLS行驱动器/控制器260被配置为在编程操作和擦除操作期间通过向每个WLS提供高电压来驱动各自扇区210的每个行中的每个存储单元100的WLS。行解码器270被耦合到各自扇区210的每个行中的每个nMOSFET 120 (见图1)的栅极。每个行解码器270被配置为在读取操作期间通过向每个WL提供电压来驱动各自扇区210的每个行中的每个存储单元100的WL。每个WL被行解码器270驱动到Vpwr轨上方以克服每个存储单元100中的nMOSFET 110的阈值。如图2中图示的，每行解码器270被耦合到升压器280。升压器280每个都可以是能够对与其各自相关联的行解码器270的正电压进行升压的任何系统和/或设备。作为升压器280对行解码器270的正电压进行升压的结果，行解码器280能够将WL驱动到Vpwr轨上方。降压器290被耦合到pMOSFET列多路复用器电路(CMUX) 330 (见图3)。降压器290被配置为在读取操作期间向CMUX 330提供负电压(例如驱动)。参考图3，图3图示了闪速存储器系统200中的一对扇区210。在图3中，扇区210被进一步细分为每个扇区210八个片段，这给出了关于本4096列实施例的512个列。在图3的上半部分中，左列是来自扇区211和扇区213的第三片段的最左侧的列，并且右列是来自扇区211和扇区213的第三片段的最右侧的列。此外，沿着每个片段的竖直中心(在扇区211和扇区213中未示出，但是在图3的上半部分中示出)向下的是WL驱动电路320以及将每个读出放大器250的输出多路复用至其各自的Dout线上的三态数据多路复用(DMUX)电路310。如图3中所示的，十六(16)个读出放大器250的输出端通过DMUX310连接到在每个片段的竖直中心中延伸的十六(16)个Dout线。Dout线随后连接到其他的扇区210中的读出放大器组250的三态输出端。在Dout线竖直地延伸处的是WL缓存320，WL缓存320缓存全局字线(GWL)信号并且将其输出应用到该行的存储器器件100的WL。通过这样做，行解码器270的GWL输出端以金属寄生负载以及来自扇区210中的每个片段的八(8)个缓存320来略微地负载。如上文讨论的，GWL和WL信号被正向地升压以克服阈值/动态余量问题并且改进行路径的速度。此外，从单一位线到用于扇区211和扇区213的每个CMUX 330中的读出放大器340的输入端的一个路径在感测期间是“接通”的，同时一个行经由扇区211或扇区213中的WL启用。每个CMUX 330被配置为将32个局部BL中的一个多路复用至差动读出放大器340的单一输入端上，并且降压器290被配置为在传感操作期间向CMUX 340提供负电压(例如驱动)。在差动读出放大器340的每个输入端上的输入负载与相似的CMUX330和相似的局部BL (在一侧有二百五十六(256)个WL “关断”和在另一个侧上有二百五十五(255)个WL “关断”)和精确的或近似精确的寄生负载匹配。此外，当感测到在差动读出放大器340的正输入端上的数据时，差动读出放大器340的实输出驱动Dout，并且当感测到在差动读出放大器340的负输入端上的数据时，差动读出放大器340的输出驱动Dout。以下对存储器器件100和/或闪速存储器系统200的操作的解释可以有助于理解存储器器件100和/或闪速存储器系统200的多种实施方案。然而，存储器器件100和/或闪速存储器系统200不限于以下的解释。当操作时，消除了在从不选择的行进行读取期间来自S0N0S晶体管110的负载，这增加速度并且减少源自在读取所选择的行时可能存在的BL读取偏压的SONOS晶体管110的读取干扰。此外，WL在读取操作期间被升压或连接到泵升电压，所以nMOSFET 120的源极可从BL驱动足够高，以使在SONOS晶体管110两端有足够的VDS，从而允许如果SONOS晶体管110在擦除状态下有足够的电流流动。nMOSFET 120的栅极连接到在读取操作期间被选择的WL，并且SONOS晶体管110的栅极连接到在擦除和编程操作期间以高电压从GBL偏置的WLS。具体地，闪速存储器系统200利用BL分段扇区构造，其中不选择的扇区的偏置在合适时被作为第三偏压示出(见图1)。在一个实施方案中，读取操作期间，BL电压对于所选择的列为或约为0.6V，并且对于在所选择的扇区中的不选择的列以及对于在不选择的扇区210中的所有列为0V。在读取操作期间，WL电压为或约为2.4V，在每个其余的WL上约为OV0对于擦除操作，BL电压对于所选择的扇区中的每个BL为或约为4.3V(VP0S泵227的输出)，并且对于不选择的扇区中的每个BL为或约为1.2V。WLS电压对于正在被擦除的行为或约为-3.2V (VNEG泵225的输出)，并且对于所选择的扇区中的不选择的行为或约为4.3V。WLS电压对于每个不选择的扇区中的WLS为或约为1.2V，或约等于电源电平(Vpwr)。在擦除操作期间，SL和SPW每个都包括与BL相同的偏压。在编程操作中，所选择的扇区中的BL和SL可为或约为-3.2V以编程列中的存储器器件100，或为在约OV至Vpwr之间的抑制电压(Vinh)以抑制在该列上的存储单元100的编程，然而Vinh可略低于OV和略高于Vpwr。在不选择的扇区中的BL和SL的电压为或约为0V。WLS电压对于正在被编程的行为或约为4.3V，并且WLS电压对于所选择的扇区中的不选择的行为或约为-2.2V。对于所选择的扇区210中的不选择的WLS的在编程操作期间的电压被利用，以便当BL在Vinh电势时减小WLS到BL电势差，使得编程干扰被最小化。在每个不选择的扇区中的WLS电压为或约为0V，并且SPW电压对于所选择的扇区为或约为-3.2V并且对于不选择的扇区约为0V。现在转向图4，图4是用于操作闪速存储器系统(例如闪速存储器系统200)的方法400的一个实施方案的流程图。至少在所图示的实施方案中，方法400通过在擦除和编程操作期间经由GBL向一个或多个扇区中的BL提供高电压来开始(410)。根据对编程或擦除操作的需要，高电压可以被重复地提供至一个或多个扇区(415)。在一个实施方案中，提供高电压包括向所选择的扇区提供第一高电压并且向不选择的扇区提供小于第一高电压的第二高电压。例如，在擦除操作期间，第一高电压可约为
4.3伏特并且第二高电压可约为1.2伏特。在另一个实施例中,在编程操作期间,第一高电压可约为-3.2伏特并且第二高电压可约为O伏特。方法400还包括在读取操作期间防止高电压被GBL提供至一个或多个扇区(420 )。在一个实施方案中，通过限制电压泵(例如VNEG 225或VPOS 227)经由GBL向扇区提供的电压的量，高电压被防止被提供至任何扇区。在这种情况下，HV控制部223在低电压操作(例如读取操作、待机操作或休眠操作)期间将VNEG泵225和VPOS泵227 “闭断”并且将低电压应用到其输出端。低电压可以随后在读取操作、活动操作、待机操作或休眠操作期间被提供至一个或多个扇区的BL。(430)。根据对读取操作的需要，低电压可以被重复地提供至一个或多个 扇区(435)。
权利要求
1.一种存储器器件，包括: n-沟道金属氧化物半导体场效应晶体管(nMOSFET)； 硅-氧化物-氮化物-氧化物硅(SONOS)晶体管，其耦合到所述nMOSFET ；以及 被隔离的扇区P-阱(SPW)，其耦合到所述nMOSFET和所述SONOS晶体管。
2.根据权利要求1所述的存储器器件，其中: 所述nMOSFET包括第一源极、第一栅极和第一漏极；并且 所述SONOS晶体管包括第二源极、第二栅极和耦合到所述第一源极的第二漏极。
3.根据权利要求2所述的存储器器件，还包括: 水平字线(WL)，其耦合到所述第一栅极； 水平SONOS字线(WLS)，其耦合到所述第二栅极； 竖直局部源线(SL)，其耦合到所述第二源极；以及 竖直局部位线(BL)，其耦合到所述第一漏极，所述BL被配置为在读取操作期间向所述第一漏极提供低电压。
4.根据权利要求3所述的存储器器件，还包括: 第一电压输入端，其耦合到所述WL ； 第二电压输入端，其耦合到所述WLS ； 第三电压输入端，其耦合到所述SL ； 第四电压输入端，其耦合到所述被隔离的SPW ;以及 电流输出端，其耦合到所述BL。
5.一种非易失性(NV)存储器，包括: 存储器器件的阵列，其被分为多个成对的扇区； 全局位线(GBL)，其耦合到所述多个扇区中的每一个，所述GBL被配置为在擦除操作和编程操作期间向每个各自的扇区提供高电压；以及 多个读出放大器，每个读出放大器被耦合到对应的一对扇区之间。
6.根据权利要求5所述的NV存储器，其中每个存储器器件包括: η-沟道金属氧化物半导体场效应晶体管(nMOSFET)； 硅-氧化物-氮化物-氧化物硅(S0N0S)晶体管，其耦合到所述nMOSFET ；以及 被隔离的P-阱(SPW)，其耦合到所述nMOSFET和所述S0N0S晶体管。
7.根据权利要求6所述的NV存储器，其中: 所述nMOSFET包括第一源极、第一栅极和第一漏极；以及 所述S0N0S晶体管包括第二源极、第二栅极和耦合到所述第一源极的第二漏极。
8.根据权利要求7所述的NV存储器，其中每个存储器器件还包括: 第一字线(WL)，其耦合到所述第一栅极； 第二字线(WLS)，其耦合到所述第二栅极； 局部源线(SL)，其耦合到所述第二源极；以及 局部位线(BL)，其耦合到所述第一漏极，所述BL被配置为在读取操作期间向所述第一漏极提供低电压。
9.根据权利要求8所述的NV存储器，其中每个存储器器件还包括: 第一电压输入端，其耦合到所述WL ；第二电压输入端，其耦合到所述WLS ； 第三 电压输入端，其耦合到所述SL ； 第四电压输入端，其耦合到所述被隔离的(SPW);以及 电流输出端，其耦合到所述BL。
10.根据权利要求8所述的NV存储器，还包括被耦合在每个成对的扇区之间的多个读出放大器，所述多个读出放大器耦合到在所述成对的扇区中的每个BL。
11.根据权利要求7所述的NV存储器，其中每个读出放大器包括: 第一多路复用器(MUX)，其耦合到第一扇区中的每个存储器器件的第二源极； 第二 MUX，其耦合到第二扇区中的每个存储器器件的第二源极；以及读出放大器，其包括耦合到所述第一 MUX的第一输入端、耦合到所述第二 MUX的第二输入端以及耦合到所述电压输出端的输出端。
12.根据权利要求5所述的NV存储器，包括在四个成对的扇区至六十四个成对的扇区的范围内的多个成对的扇区。
13.根据权利要求12所述的NV存储器，其中所述成对的扇区中的至少一个对是所述闪速存储器的管理存储器扇区。
14.根据权利要求5所述的NV存储器，其中每个扇区包括: 多行所述存储器器件；以及 多列所述存储器器件。
15.根据权利要求14所述的NV存储器，其中: 所述多行所述存储器器件包括在2行所述存储器器件至1024行所述存储器器件的范围内的多行所述存储器器件；并且 所述多列所述存储器器件包括在八列所述存储器器件至16384列所述存储器器件的范围内的多列所述存储器器件。
16.根据权利要求15所述的NV存储器，其中每个扇区包括256行所述存储器器件和4096列所述存储器器件。
17.一种用于操作闪速存储器系统的方法，所述闪速存储器系统包括被分为多个成对的扇区的存储器器件的阵列、耦合到多个扇区中的每一个的全局位线(GBL)、和耦合到每个存储器器件的局部位线(BL)，所述方法包括: 在擦除操作和编程操作期间，向任何扇区或全部扇区中的BL提供高电压，所述高电压由所述GBL提供；以及 在读取操作期间从读出放大器向任何扇区或全部扇区的BL提供低电压。
18.根据权利要求17所述的方法，还包括在读取操作期间防止高电压被所述GBL提供至每个扇区。
19.根据权利要求17所述的方法，其中提供所述高电压包括经由所述GBL向所选择的扇区提供第一电压以及经由所述GBL向不选择的扇区提供第二电压，其中: 在擦除操作期间所述第一电压大于所述第二电压；并且 在编程操作期间所述第二电压大于所述第一电压。
20.根据权利要求19所述的方法，其中: 在擦除操作期间所述第一高电压约为4.3伏特并且所述第二高电压约为1.2伏特；并且在编程操作期 间所述第一高电压约为-3.2伏特并且所述第二高电压约为O伏特。
全文摘要
本发明提供了一种闪速存储器器件和系统。一个闪速存储器器件包括n-沟道金属氧化物半导体场效应晶体管(nMOSFET)、耦合到nMOSFET的硅-氧化物-氮化物-氧化物硅(SONOS)和耦合到nMOSFET和SONOS晶体管的被隔离的p-阱。闪速存储器系统包括被分为多个成对的扇区的存储器器件的阵列、耦合到所述多个扇区中的每一个的被配置为在擦除和编程操作期间向每个各自的扇区提供高电压的全局位线(GBL)、和被耦合在扇区各自的对之间的多个读出放大器。本发明还提供用于操作闪速存储器的方法。一个方法包括在擦除和编程操作期间经由GBL向成对的扇区提供高电压，以及在读取操作期间经由局部位线向每个存储器器件提供低电压。
文档编号G11C16/30GK103137196SQ20121032355
公开日2013年6月5日 申请日期2012年9月4日 优先权日2011年12月2日
发明者赖安·T·希罗斯, 波格丹·乔盖斯库, 克里斯堤涅·松特, 阿希什·阿芒卡, 维贾伊·拉加万, 肖恩·马尔霍兰 申请人:赛普拉斯半导体公司