移位寄存器、阵列基板、显示装置及其驱动方法
【专利摘要】本发明实施例公开了一种移位寄存器、阵列基板、显示装置及其驱动方法，在移位寄存器中增加了下拉模块和停止模块，在显示装置显示满屏画面时，移位寄存器的信号输出端输出高电平到与其相连的栅线，栅线对显示装置的显示面板进行正常扫描，在移位寄存器非工作时间内下拉模块维持上拉节点和信号输出端为低电平，防止移位寄存器输出噪音；在显示装置显示局部画面时，移位寄存器在停止信号输入端的控制下，停止模块维持信号输出端输出低电平到与其相连的栅线，栅线停止对显示面板进行扫描；相对于现有的显示装置在显示局部画面时，显示装置中各个移位寄存器电路依然依次向各相应栅线输出高电平使栅线进行正常扫描，可以降低显示装置的功耗。
【专利说明】移位寄存器、阵列基板、显示装置及其驱动方法
【技术领域】
[0001] 本发明涉及显示【技术领域】，尤其涉及一种移位寄存器、阵列基板、显示装置及其驱 动方法。
【背景技术】
[0002] 目前，随着液晶显示技术的发展，液晶产品对功耗要求越来越高，降低液晶产品在 显示一些局部画面时的功耗显得尤为重要。
[0003] 在薄膜晶体管液晶显不器（TFT-LCD，Thin Film Transistor Liquid Crystal Display)中，通常通过栅线驱动装置向像素区域的各个薄膜晶体管（TFT，Thin Film Transistor)的栅极提供栅极驱动信号，栅线驱动装置中的栅线驱动电路由多个移位寄存 器组成。现有的一个移位寄存器电路的结构，如图1所示，使用4个薄膜晶体管M1-M4和 一个电容C1可以实现最基本的移位寄存器功能，具体工作原理如下：在信号输入端Input 输入高电平信号时，第一薄膜晶体管Ml导通对上拉节点即PU节点充电；当时钟信号端CLK 输入高电平信号时，第三薄膜晶体管M3导通，使信号输出端Output输出时钟信号端CLK 提供的高电平信号，同时由于电容C1的自举作用将PU节点进一步拉高；之后，复位信号端 Reset输入高电平信号时，第二薄膜晶体管M2和第四薄膜晶体管M4导通，对PU节点和信号 输出端Output放电。
[0004] 然而，显示装置在显示一些局部画面时，例如图2所示的显示装置在进入待机状 态时，除了时钟部分需要输出相应的时钟画面，其他部分都是黑画面，此时显示装置中各个 移位寄存器电路依然向各相应栅线输出栅极扫描信号，各栅线对整个薄膜晶体管液晶器的 显示面板进行逐行扫描，同时数据线全部输出信号，进行像素驱动，进而使显示装置显示所 需画面，这种驱动模式功耗较高。
[0005] 因此，如何在显示局部画面时降低显示装置的功耗，是本领域技术人员亟待解决 的问题。
【发明内容】
[0006] 本发明实施例提供一种移位寄存器、阵列基板、显示装置及其驱动方法，用以解决 现有技术中存在的显示装置在显示局部画面时，功耗较高的问题。
[0007] 本发明实施例提供了一种移位寄存器，包括：上拉驱动模块、下拉驱动模块、上拉 控制模块、下拉控制模块、下拉模块，以及停止模块，其中：
[0008] 所述上拉驱动模块用于在信号输入端和第一参考信号端的控制下，通过上拉节点 导通所述上拉控制模块；
[0009] 所述下拉驱动模块用于在复位信号端和第二参考信号端的控制下，通过所述上拉 节点关闭所述上拉控制模块；
[0010] 所述上拉控制模块用于在所述上拉节点的控制下，将第一时钟信号端与信号输出 端导通； toon] 所述下拉控制模块用于在第二时钟信号端的控制下，将低电平信号端与所述信号 输出端导通；
[0012] 所述下拉模块，其连接于所述信号输出端、所述上拉节点、所述低电平信号端与所 述第一时钟信号端之间，用于在所述移位寄存器的非工作时间内维持所述上拉节点和所述 信号输出端为低电平；
[0013] 所述停止模块，其连接于停止信号输入端、所述上拉节点、所述下拉模块与所述低 电平信号端之间，用于在所述停止信号输入端的控制下，维持所述信号输出端为低电平。
[0014] 本发明实施例提供的上述移位寄存器，增加了下拉模块和停止模块，在显示装置 显示满屏画面时，移位寄存器的信号输出端输出高电平到与其相连的栅线，使栅线对显示 装置的显示面板进行正常扫描以显示满屏画面，并且，在移位寄存器非工作时间内下拉模 块可以维持上拉节点和信号输出端为低电平，防止移位寄存器输出噪音；在显示装置显示 局部画面时，移位寄存器在停止信号输入端的控制下，停止模块维持信号输出端为低电平， 即信号输出端将低电平信号输出到与其相连的栅线，使栅线停止对显示面板进行扫描以显 示除局部画面外的黑色画面；相对于现有的显示装置在显示局部画面时，显示装置中各个 移位寄存器电路依然依次向各相应栅线输出高电平使栅线进行正常扫描，可以降低显示装 置的功耗。
[0015] 在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中：
[0016] 所述上拉驱动模块，包括第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述信 号输入端相连、漏极与所述第一参考信号端相连，源极与所述上拉节点相连；
[0017] 所述下拉驱动模块，包括第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述复 位信号端相连、漏极与所述上拉节点相连、源极与所述第二参考信号端相连；
[0018] 所述上拉控制模块，包括第三薄膜晶体管和第一电容，其中，所述第三薄膜晶体管 的栅极与所述上拉节点相连、漏极与所述第一时钟信号端相连、源极与所述信号输出端相 连；所述第一电容连接在所述上拉节点和所述信号输出端之间；
[0019] 所述下拉控制模块，包括第四薄膜晶体管，所述第四薄膜晶体管的栅极与所述第 二时钟信号端相连、漏极与所述信号输出端相连、源极与所述低电平信号端相连。
[0020] 在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中所述停止模 块，具体包括：第五薄膜晶体管，其栅极与漏极共同连接于所述停止信号输入端、源极连接 于所述下拉模块；
[0021] 当所述停止信号输入端输入高电平时，导通所述第五薄膜晶体管，导通的第五薄 膜晶体管将所述下拉模块导通，使所述信号输出端与所述低电平信号端导通。
[0022] 在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述停止模 块，还包括：第六薄膜晶体管，其栅极与所述停止信号输入端相连、漏极与所述上拉节点相 连、源极与所述低电平信号端相连。
[0023] 在一种可能的实施方式中，本发明实施例提供的上述移位寄存器中，所述下拉模 块，具体包括：
[0024] 第七薄膜晶体管，其栅极与下拉节点相连、漏极与所述信号输出端相连、源极与所 述低电平信号端相连；
[0025] 第八薄膜晶体管，其栅极与所述上拉节点相连、漏极与所述低电平信号端相连、源 极与所述下拉节点相连；
[0026] 第九薄膜晶体管，其栅极与所述下拉节点相连、漏极与所述上拉节点相连、源极与 所述低电平信号端相连；
[0027] 第二电容，其连接于所述下拉节点与所述第一时钟信号端之间。
[0028] 本发明实施例提供了一种栅极驱动电路，包括串联的多个本发明实施例提供的上 述移位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的 信号输出端均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻 的上一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端向第二 个移位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端向自身以及 上一个移位寄存器的复位信号端输入复位信号。
[0029] 本发明实施例提供了一种阵列基板，包括本发明实施例提供的上述栅极驱动电 路、与所述栅极驱动电路的移位寄存器的信号输出端相连的栅线、薄膜晶体管、数据线以及 像素电极；其中，
[0030] 所述薄膜晶体管的栅极与所述栅线相连，所述薄膜晶体管的源极与数据线相连， 所述薄膜晶体管的漏极与像素电极相连。
[0031] 本发明实施例提供了一种显示装置，包括本发明实施例提供的上述阵列基板，以 及所述阵列基板的驱动电路。
[0032] 本发明实施例提供了一种显示装置的驱动方法，包括：
[0033] 所述显示装置中的驱动电路接收外部视频数据，在判断外部视频数据为显示局部 画面时，在所述局部画面显示完成后，向显示装置中的各移位寄存器的停止信号输入端输 入停止显示信号；
[0034] 所述移位寄存器在接收到停止显示信号时，信号输出端向相连的栅线输出低电平 信号。
[0035] 本发明实施例提供的上述显示装置的驱动方法中，驱动电路接收外部视频数据 后，在判断外部视频数据为显示局部画面时，在局部画面显示完成后，向显示装置中的各移 位寄存器的停止信号输入端输入停止显示信号，移位寄存器在接收到停止显示信号时，信 号输出端向相连的栅线输出低电平信号，使栅线停止对显示面板进行扫描以显示除局部画 面外的黑色画面，相对于现有的显示装置在显示局部画面时，显示装置中各个移位寄存器 电路依然向各相应栅线输出高电平使栅线进行正常扫描，可以降低显示装置的功耗。
[0036] 在一种可能的实施方式中，本发明实施例提供的上述驱动方法，还包括：
[0037] 在所述驱动电路向显示装置中的各移位寄存器的停止信号输入端输入停止显示 信号的同时，向所述显示装置中的源极驱动电路输入低电平信号，使与所述源极驱动电路 连接的数据线加载低电平信号。
【专利附图】
【附图说明】
[0038] 图1为现有技术中移位寄存器的结构示意图；
[0039] 图2为现有的显示装置显示的局部画面示意图；
[0040] 图3为本发明实施例提供的移位寄存器的结构示意图；
[0041] 图4为本发明实施例提供的移位寄存器具体结构示意图；
[0042] 图5为本发明实施例提供的移位寄存器的输入输出时序图；
[0043] 图6为本发明实施例提供的栅极驱动电路的结构示意图；
[0044] 图7为本发明实施例提供的显示装置显示的局部画面输出示意图。
【具体实施方式】
[0045] 下面结合附图，对本发明实施例提供的移位寄存器、阵列基板、显示装置及其驱动 方法的【具体实施方式】进行详细地说明。
[0046] 本发明实施例提供的一种移位寄存器，如图3所示，包括：上拉驱动模块、下拉驱 动模块、上拉控制模块、下拉控制模块、下拉模块，以及停止模块，其中：
[0047] 上拉驱动模块用于在信号输入端Input和第一参考信号端DIR1的控制下，通过上 拉节点PU导通上拉控制模块；
[0048] 下拉驱动模块用于在复位信号端Reset和第二参考信号端DIR2的控制下，通过上 拉节点PU关闭上拉控制模块；
[0049] 上拉控制模块用于在上拉节点TO的控制下，将第一时钟信号端CLKB与信号输出 端Output导通；
[0050] 下拉控制模块用于在第二时钟信号端CLK的控制下，将低电平信号端VGL与信号 输出端Output导通；
[0051] 下拉模块，其连接于信号输出端Output、上拉节点PU、低电平信号端VGL与第一 时钟信号端CLKB之间，用于在移位寄存器的非工作时间内维持上拉节点PU和信号输出端 Output为低电平；
[0052] 停止模块，其连接于停止信号输入端Stop、上拉节点PU、下拉模块与低电平信号 端VGL之间，用于在停止信号输入端Stop的控制下，维持信号输出端Output为低电平。
[0053] 本发明实施例提供的上述移位寄存器，增加了下拉模块和停止模块，在显示装置 显示满屏画面时，移位寄存器的信号输出端Output输出高电平到与其相连的栅线，使栅线 对显示装置的显示面板进行正常扫描以显示满屏画面，并且，在移位寄存器非工作时间内 下拉模块可以维持上拉节点PU和信号输出端Output为低电平，防止移位寄存器输出噪音； 在显示装置显示局部画面时，移位寄存器在停止信号输入端Stop的控制下，停止模块维持 信号输出端Output为低电平，即信号输出端Output将低电平信号输出到与其相连的栅线， 使栅线停止对显示面板进行扫描以显示除局部画面外的黑色画面；相对于现有的显示装置 在显示局部画面时，显示装置中各个移位寄存器电路依然依次向各相应栅线输出高电平使 栅线进行正常扫描，可以降低显示装置的功耗。
[0054] 具体地，本发明实施例提供的上述移位寄存器中，上拉驱动模块、下拉驱动模块、 上拉控制模块，以及下拉控制模块可以有多种结构，例如图4所示，其中：
[0055] 上拉驱动模块，包括第一薄膜晶体管Ml，其栅极与信号输入端Input相连、漏极与 第一参考信号端DIR1相连，源极与上拉节点PU相连；
[0056] 下拉驱动模块，包括第二薄膜晶体管M2,其栅极与复位信号端Reset相连、漏极与 上拉节点PU相连、源极与第二参考信号端DIR2相连；
[0057] 上拉控制模块，包括第三薄膜晶体管M3和第一电容C1，其中，第三薄膜晶体管的 栅极与上拉节点PU相连、漏极与第一时钟信号端CLKB相连、源极与信号输出端Output相 连；第一电容Cl连接于上拉节点PU和信号输出端Output之间；
[0058] 下拉控制模块，包括第四薄膜晶体管M4,其栅极与第二时钟信号端CLK相连、漏极 与信号输出端Output相连、源极与低电平信号端VGL相连。
[0059] 在具体实施时，本发明实施例提供的上述移位寄存器中，在信号输入端Input输 入高电平时，第一薄膜晶体管Ml导通，导通的第一薄膜晶体管Ml将上拉节点PU与第一参 考信号端DIR1导通，将上拉节点PU拉至高电平，进而导通第三薄膜晶体管M3,且对第一电 容C1充电，导通的第三薄膜晶体管M3将信号输出端Output与第一时钟信号端CLKB导通； 在复位信号端Reset输入高电平时，第二薄膜晶体管M2导通，导通的第二薄膜晶体管M2将 上拉节点PU与第二参考信号端DIR2导通，将上拉节点PU拉至低电平，进而使第三薄膜晶 体管M3关闭；在第二时钟信号端输入高电平时，第四薄膜晶体管M4导通，导通的第四薄膜 晶体管M4将信号输出端Output与低电平信号端VGL导通，使信号输出端Output输出低电 平。
[0060] 在具体实施时，为了实现在停止信号输入端Stop的控制下维持信号输出端 Output为低电平，本发明实施例提供的上述移位寄存器中的停止模块，如图4所示，具体包 括：第五薄膜晶体管M5,其栅极与漏极共同连接于停止信号输入端Stop、源极连接于下拉 模块，这样，在显示装置显示局部画面时，停止信号输入端Stop输入高电平信号，导通第五 薄膜晶体管M5,导通的第五薄膜晶体管M5将下拉模块导通，使信号输出端Output与低电平 信号端VGL导通，移位寄存器的信号输出端Output输出低电平信号到与其相连的栅线，从 而使栅线停止对显示装置的显示面板进行扫描，实现了在显示装置显示局部画面时降低功 耗的目的。
[0061] 进一步地，为了实现在液晶显示器显示局部画面时，在停止信号输入端Stop的控 制下，维持信号输出端Output为低电平，本发明实施例提供的上述移位寄存器的停止模 块，如图4所示，还可以包括：第六薄膜晶体管M6,其栅极与停止信号输入端Stop相连、漏 极与上拉节点PU相连、源极与低电平信号端VGL相连，这样，在显示装置显示局部画面时， 停止信号输入端Stop输入高电平信号可以导通第六薄膜晶体管M6,导通的第六薄膜晶体 管M6将上拉节点PU与低电平信号端VGL导通，将上拉节点PU拉低至低电平，从而维持信 号输出端Output为低电平。
[0062] 具体地，本发明实施例提供的上述移位寄存器中的下拉模块可以有多种具体结 构，例如图4所示，可以具体包括：
[0063] 第七薄膜晶体管M7,其栅极与下拉节点相连、漏极与信号输出端Output相连、 源极与低电平信号端VGL相连；
[0064] 第八薄膜晶体管M8,其栅极与上拉节点PU相连、漏极与低电平信号端VGL相连、源 极与下拉节点ro相连；
[0065] 第九薄膜晶体管M9,其栅极与下拉节点ro相连、漏极与上拉节点PU相连、源极与 低电平信号端VGL相连；
[0066] 第二电容C2,其连接于下拉节点ro与第一时钟信号端CLKB之间。
[0067] 在具体实施时，本发明实施例提供的上述移位寄存器，在显示装置显示局部画面 时，停止信号输入端Stop输入高电平信号，导通停止模块中的第五薄膜晶体管M5和第六 薄膜晶体管M6 ;导通的第五薄膜晶体管M5,将下拉节点拉高至高电平，进而导通下拉模 块中的第七薄膜晶体管M7和第九薄膜晶体管M9,导通的第七薄膜晶体管M7使信号输出端 Output与低电压信号端VGL导通，移位寄存器的信号输出端Output输出低电平信号到与其 相连的栅线，导通的第九薄膜晶体管M9将上拉节点PU与低电平信号端VGL导通，将下拉节 点拉低至低电平；导通的第六薄膜晶体管M6也可以将上拉节点PU与低电平信号端VGL 导通，保证上拉节点PU的噪声可以输出。
[0068] 进一步地，由于在本发明实施例提供的上述移位寄存器中信号输入端Input和复 位信号端Reset为对称设计，可以实现功能互换，因此本发明实施例提供的上述移位寄存 器可以实现双向扫描。
[0069] -般地，在启动正向扫描时，第一参考信号端DIR1提供高电平信号，第二参考信 号端DIR2提供低电平信号。一般地，在反向正向扫描时，第一参考信号端DIR1提供低电平 信号，第二参考信号端DIR2提供高电平信号。
[0070] 下面结合图4所不的移位寄存器以及图5所不的图4的输入输出时序图，以正向 扫描为例对本发明实施例提供的移位寄存器的工作过程作以描述。具体地，选取如图5所 不的输入输出时序图中的T1?T5五个阶段。下述描述中以1表不高电平信号，0表不低电 平?目号。
[0071] 在 Τ1 阶段，Input = 1，CLKB = 0, CLK = 1，Reset = 0, Stop = 0, DIR1 = 1。由 于Input = 1，因此第一薄膜晶体管Ml导通，DIR1与上拉节点PU导通，使得上拉节点PU处 于高电平，进而使得第三薄膜晶体管M3导通，同时对第一电容C1充电，导通的第三薄膜晶 体管M3控制移位寄存器开始工作，此时，由于CLKB = 0,因此信号输出端Output输出低电 平信号，且CLK = 1，第四薄膜晶体管M4处于导通状态，使信号输出端Output与低电平信号 端VGL导通，可以将信号输出端Output的噪音及时拉低。T1阶段为第一电容C1的充电阶 段。
[0072] 在 T2 阶段，Input = 0, CLKB = 1，CLK = 0, Reset = 0, Stop = 0。此时，第一薄 膜晶体管Ml和第四薄膜晶体管M4截止，由于电容C1的自举作用将上拉节点PU进一步拉 高，第三薄膜晶体管M3仍处于导通状态，并且由于此时CLKB = 1，因此信号输出端Output 输出高电平信号。信号输出端Output输出的高电平信号同时输入到下一行移位寄存器的 信号输入端Input为下一行移位寄存器的上拉节点PU充电，且信号输出端Output输出的 高电平信号同时输入到上一行移位寄存器的信号复位端Reset。T2阶段为该移位寄存器工 作阶段。
[0073] 在 T3 阶段，Input = 0, CLKB = 0, CLK = 1，Reset = 1，Stop = 0, DIR2 = 0。由 于Input = 0,因此第一薄膜晶体管Ml截止。由于Reset = 1，第二薄膜晶体管M2导通，将 上拉节点PU与第二参考信号端DIR2导通，上拉节点PU被拉低至低电平。由于CLK = 1，因 此第四薄膜晶体管M4导通，将低电平信号端VGL与信号输出端Output导通，使信号输出端 Output向连接的栅线输出低电平信号，从而使显示装置的显示面板的显示区域内与该行栅 线连接的所有薄膜晶体管截止。T3阶段为该移位寄存器复位阶段。
[0074] 在 T4 阶段，Input = 0, CLKB = 1，CLK = 0, Reset = 0, Stop = 0。由于 Input = 0,因此第一薄膜晶体管Ml截止，由于Reset = 0,因此第二薄膜晶体管M2截止，由于CLK = 0,因此第四薄膜晶体管M4截止。此时CLKB = 1，对第二电容C2进行充电，将下拉节点Η) 拉高至高电平，进而导通第七薄膜晶体管M7,使信号输出端Output与低电平信号端VGL导 通，信号输出端Output输出低电平信号。T4阶段为该移位寄存器下拉阶段。
[0075] 在 Τ5 阶段，Input = 0, CLKB = 0, CLK = 0, Reset = 0, Stop = 1。由于 Stop = 1，因此第五薄膜晶体管M5和第六薄膜晶体管M6导通；导通的第五薄膜晶体管M5将下拉节 点拉至高电平，使第七薄膜晶体管M7与第九薄膜晶体管M9导通，由于第七薄膜晶体管 M7导通，使信号输出端Output与低电平信号端VGL导通，保证信号输出端Output输出低电 平信号，由于第九薄膜晶体管M9导通，使上拉节点PU与低电平信号端VGL导通，同时导通 的第六薄膜晶体管M6也可以将上拉节点PU与低电平信号端VGL导通，保证上拉节点的噪 声可以输出。T5阶段为该移位寄存器非工作时间阶段。
[0076] 基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，如图6所示，包括 串联的多个本发明实施例提供的上述移位寄存器，除第一个移位寄存器和最后一个移位 寄存器之外，其余每个移位寄存器的信号输出端Output均向与其相邻的下一个移位寄存 器的信号输入端Input输入触发信号，并向与其相邻的上一个移位寄存器的复位信号端 Reset输入复位信号；第一个移位寄存器的信号输出端Output向第二个移位寄存器的信号 输入端Input输入触发信号；最后一个移位寄存器的信号输出端Output向自身以及上一个 移位寄存器的复位信号端Reset输入复位信号。
[0077] 为了方便说明，图6中仅示出了八个移位寄存器，分别为第1级移位寄存器、第2 级移位寄存器、第3级移位寄存器、第4级移位寄存器、第N-3级移位寄存器、第N-2级移位 寄存器、第N-1级移位寄存器、第N级移位寄存器。其中，第N-1级移位寄存器的信号输出 端Output不仅向与其连接的栅线输出栅开启信号，还向第N-2级移位寄存器输出复位信 号，同时还向第N级移位寄存器输出触发信号。
[0078] 具体地，上述栅极驱动电路中的每个移位寄存器与本发明提供的上述移位寄存器 在功能和结构上均相同，重复之处不再赘述。
[0079] 基于同一发明构思，本发明实施例还提供了一种阵列基板，包括本发明实施例提 供的上述栅极驱动电路、与栅极驱动电路的移位寄存器的信号输出端相连的栅线、薄膜晶 体管、数据线以及像素电极；其中，
[0080] 薄膜晶体管的栅极与栅线相连，薄膜晶体管的源极与数据线相连，薄膜晶体管的 漏极与像素电极相连。
[0081] 在本发明实施例提供的上述阵列基板中，在显示装置显示局部画面时，在停止信 号输入端Stop的控制下，栅极驱动电路中的各移位寄存器的信号输出端Output输出低电 平信号到与其相连的栅线，使显示装置的显示面板的显示区域内相应的各栅线上的所有薄 膜晶体管截止，进而使数据线上的信号不能传输到像素电极，使像素电极停止驱动，以显示 除局部画面外的黑色画面，相对于现有的显示装置在显示局部画面时，栅极驱动电路中的 各个移位寄存器依然依次向各相应栅线输出高电平，使栅线上所有的薄膜晶体管开启，进 而使数据线上的信号传输到像素电极，进行像素电极驱动，可以降低显示装置在显示局部 画面时的功耗。
[0082] 基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提 供的上述阵列基板，以及阵列基板的驱动电路。
[0083] 在具体实施时，本发明实施例提供的上述显示装置的驱动方法，包括：
[0084] 显示装置中的驱动电路接收外部视频数据，在判断外部视频数据为显示局部画面 时，在局部画面显示完成后，向显示装置中的各移位寄存器的停止信号输入端输入停止显 不信号；
[0085] 移位寄存器在接收到停止显示信号时，信号输出端向相连的栅线输出低电平信 号。
[0086] 例如，如图7所示的显示装置在进入显示待机状态时,显示时钟画面，除了时钟部 分需要显示相应的时钟画面，其他部分都是黑画面，显示装置中的驱动电路识别到时钟画 面只显示到第N行栅线Gate，因此在第N行栅线Gate输出完成以后，即局部画面显示输出 完成以后，向显示装置中各移位寄存器发出一个停止显示信号，停止显示信号一直保持高 电平，直到下一巾贞开启信号开启时变为低电平。在栅线Gate从第一行扫描到第N行的过程 中，由于周边画面显示黑色画面，只有时钟部分的数据线Data需要输出视频数据信号，所 以，数据线Data可以只在第A行到第B行输出。另外，在每隔十帧或者二十帧以后，还可以 进行一次栅极全部扫描，保持显示面板其他部分为黑色画面，这样，就实现了显示装置在显 示局部画面时降低功耗的目的。
[0087] 在具体实施时，本发明实施例提供的上述驱动方法，还包括：
[0088] 在驱动电路向显示装置中的各移位寄存器的停止信号输入端Stop输入停止显示 信号的同时，向显示装置中的源极驱动电路输入低电平信号，使与源极驱动电路连接的数 据线加载低电平信号。
[0089] 本发明实施例提供的上述显示装置的驱动方法中，驱动电路接收外部视频数据 后，在判断外部视频数据为显示局部画面时，在局部画面显示完成后，向显示装置中的各移 位寄存器的停止信号输入端Stop输入停止显示信号，移位寄存器在接收到停止显示信号 时，信号输出端Output向相连的栅线输出低电平信号，使栅线停止对显示面板进行扫描， 在驱动电路向显示装置中的各移位寄存器的停止信号输入端Stop输入停止显示信号的同 时，向显示装置中的源极驱动电路输入低电平信号，使与源极驱动电路连接的数据线加载 低电平信号，以显示除局部画面外的黑色画面，相对于现有的显示装置在显示局部画面时， 显示装置中各个移位寄存器电路依然向各相应栅线输出高电平使栅线进行正常扫描，可以 降低显示装置的功耗。
[0090] 本发明实施例提供了一种移位寄存器、栅极驱动电路、阵列基板、显示装置及其驱 动方法，在移位寄存器中增加了下拉模块和停止模块，在显示装置显示满屏画面时，移位寄 存器的信号输出端输出高电平到与其相连的栅线，使栅线对显示装置的显示面板进行正常 扫描以显示满屏画面，并且，在移位寄存器非工作时间内下拉模块可以维持上拉节点和信 号输出端为低电平，防止移位寄存器输出噪音；在显示装置显示局部画面时，移位寄存器在 停止信号输入端的控制下，停止模块维持信号输出端为低电平，即信号输出端将低电平信 号输出到与其相连的栅线，使栅线停止对显示面板进行扫描以显示除局部画面外的黑色画 面；相对于现有的显示装置在显示局部画面时，显示装置中各个移位寄存器电路依然依次 向各相应栅线输出高电平使栅线进行正常扫描，可以降低显示装置的功耗。
[0091] 显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1. 一种移位寄存器，其特征在于，包括：上拉驱动模块、下拉驱动模块、上拉控制模块、 下拉控制模块、下拉模块，以及停止模块，其中： 所述上拉驱动模块用于在信号输入端和第一参考信号端的控制下，通过上拉节点导通 所述上拉控制模块； 所述下拉驱动模块用于在复位信号端和第二参考信号端的控制下，通过所述上拉节点 关闭所述上拉控制模块； 所述上拉控制模块用于在上拉节点的控制下，将第一时钟信号端与信号输出端导通； 所述下拉控制模块用于在第二时钟信号端的控制下，将低电平信号端与所述信号输出 端导通； 所述下拉模块，其连接于所述信号输出端、所述上拉节点、所述低电平信号端与所述第 一时钟信号端之间，用于在所述移位寄存器的非工作时间内，维持所述上拉节点和所述信 号输出端为低电平； 所述停止模块，其连接于停止信号输入端、所述上拉节点、所述下拉模块与所述低电平 信号端之间，用于在所述停止信号输入端的控制下，维持所述信号输出端为低电平。
2. 如权利要求1所述的移位寄存器，其特征在于： 所述上拉驱动模块，包括第一薄膜晶体管，所述第一薄膜晶体管的栅极与所述信号输 入端相连、漏极与所述第一参考信号端相连，源极与所述上拉节点相连； 所述下拉驱动模块，包括第二薄膜晶体管，所述第二薄膜晶体管的栅极与所述复位信 号端相连、漏极与所述上拉节点相连、源极与所述第二参考信号端相连； 所述上拉控制模块，包括第三薄膜晶体管和第一电容，其中，所述第三薄膜晶体管的栅 极与所述上拉节点相连、漏极与所述第一时钟信号端相连、源极与所述信号输出端相连；所 述第一电容连接在所述上拉节点和所述信号输出端之间； 所述下拉控制模块，包括第四薄膜晶体管，所述第四薄膜晶体管的栅极与所述第二时 钟信号端相连、漏极与所述信号输出端相连、源极与所述低电平信号端相连。
3. 如权利要求1所述的移位寄存器，其特征在于，所述停止模块，具体包括：第五薄膜 晶体管，其栅极与漏极共同连接于所述停止信号输入端、源极连接于所述下拉模块； 当所述停止信号输入端输入高电平信号时，导通所述第五薄膜晶体管，导通的第五薄 膜晶体管将所述下拉模块导通，使所述信号输出端与所述低电平信号端导通。
4. 如权利要求3所述的移位寄存器，其特征在于，所述停止模块，还包括：第六薄膜晶 体管，其栅极与所述停止信号输入端相连、漏极与所述上拉节点相连、源极与所述低电平信 号端相连。
5. 如权利要求1-4任一项所述的移位寄存器，其特征在于，所述下拉模块，具体包括： 第七薄膜晶体管，其栅极与下拉节点相连、漏极与所述信号输出端相连、源极与所述低 电平信号端相连； 第八薄膜晶体管，其栅极与所述上拉节点相连、漏极与所述低电平信号端相连、源极与 所述下拉节点相连； 第九薄膜晶体管，其栅极与所述下拉节点相连、漏极与所述上拉节点相连、源极与所述 低电平信号端相连； 第二电容，其连接于所述下拉节点与所述第一时钟信号端之间。
6. -种栅极驱动电路，其特征在于，包括串联的多个如权利要求1-5任一项所述的移 位寄存器，除第一个移位寄存器和最后一个移位寄存器之外，其余每个移位寄存器的信号 输出端均向与其相邻的下一个移位寄存器的信号输入端输入触发信号，并向与其相邻的上 一个移位寄存器的复位信号端输入复位信号；第一个移位寄存器的信号输出端向第二个移 位寄存器的信号输入端输入触发信号；最后一个移位寄存器的信号输出端向自身以及上一 个移位寄存器的复位信号端输入复位信号。
7. -种阵列基板，其特征在于，包括如权利要求6所述的栅极驱动电路、与所述栅极驱 动电路的移位寄存器的信号输出端相连的栅线、薄膜晶体管、数据线以及像素电极；其中， 所述薄膜晶体管的栅极与所述栅线相连，所述薄膜晶体管的源极与数据线相连，所述 薄膜晶体管的漏极与像素电极相连。
8. -种显示装置，其特征在于，包括如权利要求7所述的阵列基板，以及所述阵列基板 的驱动电路。
9. 一种如权利要求8所述的显示装置的驱动方法，其特征在于，包括： 所述显示装置中的驱动电路接收外部视频数据，在判断外部视频数据为显示局部画面 时，在所述局部画面显示完成后，向显示装置中的各移位寄存器的停止信号输入端输入停 止显示信号； 所述移位寄存器在接收到停止显示信号时，信号输出端向相连的栅线输出低电平信 号。
10. 如权利要求9所述的驱动方法，其特征在于，还包括： 在所述驱动电路向显示装置中的各移位寄存器的停止信号输入端输入停止显示信号 的同时，向所述显示装置中的源极驱动电路输入低电平信号，使与所述源极驱动电路连接 的数据线加载低电平信号。
【文档编号】G11C19/28GK104091574SQ201410291291
【公开日】2014年10月8日 申请日期:2014年6月25日 优先权日:2014年6月25日
【发明者】陈小川, 王世君, 王磊, 薛艳娜, 姜文博, 李月, 包智颖, 吕振华, 肖文俊 申请人:京东方科技集团股份有限公司, 北京京东方光电科技有限公司